[发明专利]具有电阻测量结构的三维集成电路及其使用方法有效
| 申请号： | 201210270706.0 | 申请日： | 2012-07-31 |
| 公开（公告）号： | CN103219322A | 公开（公告）日： | 2013-07-24 |
| 发明（设计）人： | 陈卿芳;陆湘台;林志贤 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H01L23/544 | 分类号： | H01L23/544;G01R27/08 |
| 代理公司： | 北京德恒律治知识产权代理有限公司 11409 | 代理人： | 章社杲;孙征 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;71 |
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| 摘要： | |||
| 搜索关键词： | 具有 电阻 测量 结构 三维集成电路 及其 使用方法 | ||
1.一种三维集成电路(3DIC)，包括：
顶部芯片，其中，所述顶部芯片包括至少一个有源器件；
中介层，其中，所述中介层包括导电布线层和通孔；
多个导电连接器，其中，所述多个导电连接器被配置成电连接所述顶部芯片和所述中介层；
至少一条导电线，位于所述顶部芯片或所述中介层中的至少一个上方，其中，所述至少一条导电线沿着基本与所述顶部芯片或所述中介层中的至少一个的外部边缘平行的所述顶部芯片或所述中介层中的至少一个的周长设置，并且所述至少一条导电线被配置成电连接所述多个导电连接器；以及
至少一个测试元件，位于所述顶部芯片或所述中介层中的至少一个上方，其中，所述至少一个测试元件中的每个被配置成电连接至所述多个导电连接器。
2.根据权利要求1所述的3DIC，其中，所述至少一条导电线位于所述顶部芯片和所述中介层上方。
3.根据权利要求1所述的3DIC，其中，所述至少一个测试元件包括：位于所述顶部芯片或所述中介层中的至少一个上方的测试电路。
4.根据权利要求1所述的3DIC，其中，所述至少一个测试元件包括：位于所述顶部芯片和所述中介层上方的测试电路。
5.根据权利要求1所述的3DIC，其中，所述至少一个测试元件包括导电焊盘，其中，所述至少一条导电线、所述多个导电连接器和所述导电焊盘形成至少一个Kelvin结构。
6.根据权利要求5所述的3DIC，其中，所述至少一个Kelvin结构包括：位于所述顶部芯片或所述中介层中的至少一个的每个角部处的Kelvin结构。
7.根据权利要求5所述的3DIC，其中，所述至少一个Kelvin结构包括：位于所述顶部芯片和所述中介层的每个角部处的Kelvin结构。
8.根据权利要求1所述的3DIC，进一步包括：位于所述顶部芯片上方的第一金属密封环和位于所述中介层上方的第二金属密封环。
9.根据权利要求8所述的3DIC，其中，所述至少一条导电线是所述第一金属密封环或所述第二金属密封环中的至少一个。
10.一种测试三维集成电路(3DIC)的方法，包括：
通过至少一个测试元件和至少一条导电线施加电压，其中，所述至少一条导电线沿着基本与所述至少一个顶部芯片或所述中介层的外部边缘平行的顶部芯片或中介层中的至少一个的周长设置，并且所述至少一条导电线被配置成电连接多个导电连接器；
测量响应于所施加电压的电流；以及
基于所测量的电流确定所述3DIC的完整性。
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