[发明专利]半导体存储器及其制造方法

说明书

技术领域

本发明涉及半导体及制造技术，更具体地说，涉及一种半导体存储器及其制造方法。

背景技术

随着可携式个人设备的流行，对存储器的需求进一步的增加，对存储器技术的研究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐主要集中在非挥发性存储器。NOR型闪存是一种常用的非挥发性存储器，其具有高速的特点，通常用于手机和通讯芯片中，作为代码的存储。

通常的NOR型闪存多为多晶硅浮栅的结构，如图1和图2所示，图1为常规的NOR型浮栅闪存的存储阵列的版图示意图，图2、图3分别为存储单元BB’方向、AA’方向的示意图，NOR型浮栅闪存的存储阵列由多个存储单元100组成存储阵列，在字线(WL，word line)方向为栅堆叠102，栅堆叠102两侧沿位线(BL，bit line)方向为源漏区104，栅堆叠102包括隧穿层102-1、多晶硅的浮栅(floating gate)102-2、多晶硅间介质层(IPD，Inter-Poly Delectric)102-3和多晶硅的控制栅(contorl gate)102-4，多晶硅的浮栅102-2为存储层，在一条WL上，存储单元沟道之间通过隔离106分隔开，存储单元100的控制栅102-4连在一起，通常地，在字线上存储单元之间的连接是通过单元之间的填充形成梳子状的连接，如图2所示。

然而，对于传统的多晶硅闪存结构，工艺上的差异使多晶硅的晶粒尺寸存在很大的差异，而晶粒的间隙的存在会引起存储器件数据保存特性的退化，比如高浓度的磷掺杂会通过晶粒间隙在隧穿氧化层处累积，引起隧穿层势垒降低。

此外，由于多晶硅的晶粒间隙的存在，很难采用热氧工艺形成均匀高质量的二氧化硅阻挡层，为此，需要引入二氧化硅/氮化硅/二氧化硅(ONO)的三层IPD结构，具有较厚的厚度。随着器件按比例缩小，存储单元之间的间隔不断变小，为了保证控制栅到浮栅的高耦合系数，而由于三层IPD结构的阻挡层的厚度较大，为了保证高耦合系数和器件的性能，单元之间的间距w很难进行缩小，限制器件单元进一步缩小，影响存储密度的提高。

发明内容

本发明实施例提供一种半导体存储器，能够提高大的沟道电流。

为实现上述目的，本发明实施例提供了如下技术方案：

一种半导体存储器，为NOR型闪存存储阵列中的存储单元，包括：

衬底；

衬底上的隧穿层；

隧穿层上的浮栅和控制栅，以及浮栅和控制栅之间的阻挡层；

其中，所述浮栅采用单晶或微晶半导体材料。

可选地，所述阻挡层为单层结构或两层结构。

可选地，所述阻挡层的材料为SiO₂、SiON或高k介质材料。

可选地，所述浮栅的顶部基本为拱形。

根据本发明的另一方面，还提出了一种半导体存储器的制造方法，所述器件为NOR型闪存存储阵列中的存储单元，包括：

提供SOI衬底；

图案化所述SOI衬底的顶层硅和埋氧层，以形成隧穿层及浮栅；

在所述浮栅上形成阻挡层，以及在所述阻挡层上形成控制栅。

可选地，所述阻挡层为单层结构或两层结构。

可选地，采用热氧化、ALD或二者结合的方法形成所述阻挡层。

可选地，形成隧穿层及浮栅时还包括：以及刻蚀所述SOI衬底的背衬底以形成字线方向上的隔离沟槽，在隔离沟槽中形成隔离。

可选地，在形成浮栅之后，形成阻挡层之前，还包括步骤：将所述浮栅进行圆角化，以使浮栅的顶部为拱形。

可选地，采用氧化-刻蚀法、高温分解法或化学干法刻蚀将所述浮栅进行圆角化。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例的半导体存储器，为NOR型闪存存储阵列中的存储单元，其存储单元中的浮栅采用单晶或微晶的半导体材料，单晶或微晶具有致密的结构，有效避免了掺杂通过晶粒间隙在多晶硅浮栅中的扩散，提高了存储器件的性能和可靠性，而且单晶或微晶的浮栅更易于在其上形成均匀、高质的阻挡层，进一步提高存储器的可靠性。

此外，还可以在单晶或微晶的浮栅上仅形成单层或两层的阻挡层，这样，在保证数据保持特性的同时减小了阻挡层的层数，增大存储器单元之间填充空间，利于存储单元之间的间隔不断变小，提高存储密度。

附图说明