[实用新型]半导体封装构造

说明书

技术领域

本实用新型涉及一种半导体封装构造，特别是有关于一种利用具有双面电路布局及重布线层的双面电路封装单元来堆叠组合另一芯片的半导体封装构造。

背景技术

现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造。一般而言，系统封装可分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述封装体上堆叠封装体(POP)的构造是指先完成一具有基板的第一封装体，接着再于第一封装体的封装胶体上表面堆叠另一完整的第二封装体，第二封装体透过适当转接元件电性连接至第一封装体的基板上，因而成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是利用另一封装胶体将第二封装体、转接元件及第一封装体的原封装胶体等一起包埋固定在第一封装体的基板上，因而成为一复合封装构造。

举例来说，请参照图1所示，其揭示一种现有具堆叠芯片的封装构造，其包含一封装基板11、一第一芯片12、一第二芯片13、一第三芯片14、数条第一导线15、数条第二导线16及数颗凸块17。所述封装基板11依序承载所述第一芯片12、第二芯片13及第三芯片14，其中所述第一芯片12例如为中央处理单元(CPU)的芯片，所述第二芯片13及第三芯片14例如各为适当规格的记忆体芯片(如DRAM或FLASH)。所述第一芯片12的有源表面朝上，及其背面朝下且贴附于所述封装基板11上；所述第二芯片13的有源表面朝上，及其背面朝下且贴附于所述第一芯片12的有源表面上；所述第三芯片14的有源表面朝下，及其背面朝上且位于所述第二芯片13的有源表面上。所述第一芯片12及所述第二芯片13分别通过所述第一导线15及第二导线16电性连接所述封装基板11。所述第三芯片14通过所述凸块17电性连接所述第二芯片13的有源表面，再通过所述第二导线16间接电性连接所述封装基板11。

再者，请参照图2所示，其揭示另一种现有多芯片的封装构造，其包含一导线架21、一第一芯片22、一第二芯片23、一第三芯片24、数条第一导线25、数条第二导线26及数颗凸块27。所述导线架21具有一芯片承座211、数根第一引脚212及数根第二引脚213，其中所述第一引脚212及第二引脚213交错排列在所述芯片承座211的至少两侧。所述第一芯片22例如为中央处理单元(CPU)的芯片，所述第二芯片23及第三芯片24例如各为适当规格的记忆体芯片(如DRAM或FLASH)。所述第一芯片22的有源表面朝下，及其背面朝上且贴附于所述芯片承座211的下表面；所述第二芯片23的有源表面朝上，及其背面朝下且贴附于所述芯片承座211的上表面；所述第三芯片24的有源表面朝下，及其背面朝上且位于所述第二芯片23的有源表面上。所述第一芯片22及所述第二芯片23分别通过所述第一导线25及第二导线26电性连接所述第一引脚212及第二引脚213。所述第三芯片24通过所述凸块27电性连接所述第二芯片23的有源表面，再通过所述第二导线26间接电性连接一部份的所述第二引脚213。

虽然，图1或2的封装构造可以将三个或以上的芯片整合在同一封装构造中，但其包含的每一芯片实际上皆仅在单一表面(有源表面)上形成电路，至于各芯片的另一表面(背面)并不具有功能性电路。因此，在芯片等级上，要使每一芯片的有源表面再进一步提高电路布局密度并不容易，例如可能受限于晶圆的0.09或0.13微米电路制造技术。另外，在封装构造等级上，要使单一封装构造包含三个或以上的芯片并再进一步减少其体积或再进一步提高电路布局密度同样也不容易，过多数量的芯片将占用过多基板或导线架的空间，或必需使用过多的金线、铜线或锡凸块，其也会占用不少的有限封装空间，并使体积与高度大幅增加，且不利于确保多个芯片的各自散热效率。结果，目前封装产业已无法于有限的封装空间内再设计出比现有多芯片封装构造具有更高电路布局密度的封装设计。

故，有必要提供一种半导体封装构造，以解决现有技术所存在的问题。

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