[发明专利]半导体器件和堆叠半导体装置

说明书

技术领域

本技术涉及半导体器件，更具体地，涉及具有包括其中提供并且在堆叠半导体装置中堆叠的贯通电极的结构的半导体器件以及通过堆叠这样的半导体器件配置的堆叠半导体装置。

背景技术

作为包括多个半导体芯片的集成半导体装置，其中堆叠半导体芯片的堆叠半导体装置是已知的。在堆叠半导体器件中，例如与其中在平面中排列半导体芯片的集成半导体装置相比，可以显著减少用于半导体芯片的安装区域。

此外，在堆叠半导体装置中，已经提出在半导体芯片中形成称为TSV(贯通硅通孔(Through-Silicon Via))的贯通电极，并且开发来实现其实际应用。

通过在半导体芯片中形成贯通电极，变得可以通过将堆叠半导体装置中的贯通电极相互连接而在各芯片之间布置接线(wiring line)。这消除了对通过引线接合(wire bonding)的需要。

根据引线接合，因为必须从半导体芯片的端部引出接线，所以半导体芯片之间的连接(connection)的数量限制为大约100到200。相反，在贯通电极的情况下，在半导体芯片中可以以例如几十μm的距离形成它们。因此，可以容易地在一个半导体芯片中形成超过1000个贯通电极。结果，还可以将到不同半导体芯片的连接的数量增加到1000或更多。

为了制造包括如上所述的贯通电极的堆叠半导体装置，需要测试贯通电极之间的连接以确定它们是否良好。已知边界扫描方法是用于测试半导体芯片之间的连接是否良好的技术之一。边界扫描方法被标准化为IEEE标准1149.1标准测试访问端口和边界扫描架构(IEEE Standard 1149.1 Stand Test Access Port and Boundary-Scan Architecture)。该边界扫描标准已经由JTAG(联合测试行动组)标准化。

在根据边界扫描的测试中，在成为测试对象的半导体芯片中预先并入准备用于边界扫描的内部电路。该内部电路也称为边界扫描单元，并且例如对应于用于将半导体芯片连接到外部电路的每个端子来提供。然后，控制边界扫描单元以在通过菊花链将这样的半导体芯片相互连接的同时，从外部电路输入信号或输出信号到外部电路，从而判定半导体器件之间的连接是否良好。

此外，如下所述的现有技术已知为堆叠半导体装置的半导体芯片之间的连接测试。具体地，用于传导检查的二极管元件在其阴极连接到每个半导体芯片中的每个内部端子，即，贯通电极。此外，共同连接到一个半导体芯片中的各二极管的阳极的外部端子提供在不同层的半导体芯片的每个上。此外，为半导体芯片之间相互连接的贯通电极的接线的每个提供专用于传导测试的端子。然后，预定电压施加到外部端子的每个和专用于传导测试的端子的每个的组合，以便选择和驱动一个二极管元件。测量流过以此方式驱动的二极管元件的电流的值，以判定对应于二极管元件的贯通电极的连接状态(参考日本专利申请公开No.2009-139273，特别是图1)。

发明内容

然而，如果通过上述边界扫描方法的连接测试实际应用于其中使用贯通电极执行半导体芯片之间的连接(wiring)的堆叠半导体装置，则为半导体芯片的贯通电极的每个安装边界扫描单元。因此，在每个半导体芯片中安装的边界扫描单元的数量变为更大数量，例如，超过1000。例如，边界扫描单元由如复用器、触发器和选择器的电路形成，并且例如由相对大数量(如10个或更多)的逻辑门(其中使用NAND门)形成。这显著增加了半导体芯片的电路规模。此外，在边界扫描的情况下，因为对每个贯通电极执行以下操作，其中在移位数据的同时输入和输出不同比特值的数据，所以测试时间变得非常长，并且这增加了成本。

同时，在包括用于传导测试的二极管元件的现有技术中，因为可以只增加二极管作为要为用于测试的每个贯通电极增加的电路，电路规模的增加可以很小。然而，在所述现有技术的情况下，必须为半导体芯片之间的贯通电极的每个接线提供外部端子。相应地，实际上必须提供对应于外部端子的数量(其例如为1000或更多)的大量管脚端子。因为可以放置用于测试的管脚端子的区域限制在堆叠半导体装置中，所以优选管脚端子的数量最小化。

因此，期望提供一种半导体器件和堆叠半导体装置，通过其在测试包括贯通电极的半导体芯片之间的连接是否良好的同时，可以实现电路规模增加的抑制、测试时间的减少、管脚端子的数量的减少等。