[发明专利]半导体结构及其制作方法

说明书

技术领域

本发明涉及半导体领域，具体地，涉及一种包括异质外延结构的半导体结构及其制作方法。

背景技术

一般而言，异质外延是指在一种晶体材料上外延生长另一种晶体材料，例如在硅(Si)衬底上外延生长锗(Ge)、III-V族化合物半导体等。随着半导体技术的不断发展，异质外延技术变得越来越重要。例如，在Si衬底上淀积具有高载流子迁移率的Ge用作沟道区材料，可以形成高性能Ge沟道金属氧化物半导体场效应晶体管(MOSFET)。此外，在Si衬底上淀积例如III-V族化合物半导体等材料有助于将光电子器件与Si互补金属氧化物半导体(CMOS)工艺相集成。

但是，通常这两种晶体材料的晶格并不匹配，从而在生长过程中会有缺陷如位错等出现。例如，当在Si上直接外延生长超过数个纳米(nm)的Ge时，由于两者之间具有4.2％的晶格失配，从而导致出现10⁸-10⁹/cm²密度的位错。这种缺陷对于生长的晶体并因此对于最终得到的器件有着不利的影响。

当前，已经提出了各种方法来减少异质外延时出现的这种缺陷，如渐变缓冲层、生长后高温退火和高宽比捕获(Aspect Ratio Trapping，ART)等技术。图1中示出了通过ART来减少缺陷的示意图。如图1所示，在Si衬底100上设有介质材料(如SiO₂)110，介质材料110在彼此之间限定了具有较大高宽比(AR)的开口。随后，在Si衬底100上外延生长例如Ge层120。已经注意到，生长过程中出现的缺陷如位错等近似正交于生长表面。由于介质材料110所限定的开口尺寸相对较小，从而通常所生长的Ge材料在该开口中为中间高、两侧低的外貌，即，生长表面并非平行于衬底表面，因此出现的缺陷130如图1中所示沿倾斜方向向上延伸。最后，这些缺陷终止于非晶的介质材料110，防止了缺陷继续向上延伸。

也就是说，在外延生长过程中，尽管缺陷大部分被限制在开口的底部，但是这种缺陷仍然存在。此外，当相邻开口中分别外延的半导体材料在介质材料110上方汇聚时，还会出现聚结位错(coalescence dislocation)140。

此外，已经知道SOI(绝缘体上硅)结构在很多应用中有利于改善器件性能。常规的SOI结构例如是半导体材料(如，Si)-绝缘体(如，氧化硅)-半导体材料(如，Si)的结构。这种结构通常可以通过在两个分离的Si晶片表面分别进行氧化，并按照氧化面相对的方式来使两个Si晶面结合来形成。但是，尚不存在有效的工艺来在异质半导体结构(包括两层不同的半导体材料)中结合SOI技术。

发明内容

本发明的目的在于提供一种半导体结构及其制作方法，以便提供一种包括第一半导体层-绝缘体-第二半导体层的半导体结构，并可以减少外延生长过程中导致的缺陷。

根据本发明的一个方面，提供了一种制作半导体结构的方法，包括：提供第一半导体层；在第一半导体层上设置第一电介质材料层，并在该第一电介质材料层中限定开口；在第一半导体层上，经由第一电介质材料层中限定的开口，外延生长第二半导体层，其中第二半导体层的材料与第一半导体层的材料不同；以及在第二半导体层中，在与第一电介质材料层中之前限定的开口以及相邻开口之间中部位置处，形成第二电介质材料栓塞。

根据本发明的实施例，可以有效地提供一种半导体结构——即，第一半导体层-绝缘体-第二半导体层的结构。因为经由第一电介质材料层中限定的开口进行外延生长，从而对于外延生成过程中的缺陷如位错等可以通过第一电介质材料层而得以ART。另外，最终形成的第二电介质材料栓塞，可以进一步去除位于第一电介质材料层中开口底部的缺陷以及第一电介质材料层上方在各相邻开口之间形成的聚结位错，从而使得第二半导体层中基本上无缺陷或者缺陷很少。

优选地，第二电介质材料栓塞构成浅沟槽隔离(STI)。这样，本发明的方法与STI工艺兼容。

优选地，第一半导体层的材料包括Si，第二半导体层的材料包括Ge或III-V族化合物半导体。

优选地，开口的深宽比大于或等于1。

优选地，在靠近第一半导体层的第二半导体层中存在位错时，各位错均终止于形成所述开口后暴露的第一电介质材料层的侧壁上。