[发明专利]非易失性半导体存储装置及其制造方法

说明书

技术领域

本发明涉及一种分裂栅型非易失性半导体存储装置，尤其是涉及实现源极层和浮栅之间的高耦合率的非易失性半导体存储装置及其制造方法。

背景技术

由于携带电子产品的市场的急剧扩大，非易失性半导体存储装置的需要正在大幅扩张。数字照相机、电子记事本、电子应答机器、可编程IC等将数据存储在非易失性半导体存储装置中。这些设备所使用的非易失性半导体存储装置虽然有各种类型，但是其中也包含有分裂栅型非易失性半导体存储装置。

基于图2对现有分裂栅型非易失性半导体存储装置的存储单元100的结构进行说明。在用未图示的元件隔离层108(图11(A))隔离的P型阱层101的表面上形成有N+型源极层102和N+型漏极层103。另外，形成有从N+型源极层102上向N+型漏极层103上延伸的栅极绝缘膜104，在栅极绝缘膜104上形成有FG(浮栅)105，在FG105上隔着隧穿绝缘膜106形成有CG(控制栅)107。图11(A)是存储单元的俯视图，103a为漏极接点。

下面，简单地对这种结构的存储单元的数据写入、擦除、读出动作进行说明。首先，对数据写入法进行说明。在N+型源极层102上施加比N+型漏极层103的电位高的电位，并在CG107上施加比N+型漏极层的电位高的电位。由此，栅极绝缘膜104正下方的P型阱层101表面反转而形成N型沟道层，电子电流从N+型漏极层103朝向N+型源极层102流动。

此时，构成电子电流的电子被形成在N+型源极层102和P型阱层101的边界的PN结中的高电场加速，成为高能量的热电子。热电子的一部分被与N+型源极层102进行电容耦合而成为高电位的FG105吸收，由此数据的写入结束。

数据的擦除法如下。如果将N+型源极层102和N+型漏极层103设为0V并在CG107上施加高电压时，被FG105吸收的电子作为福勒-诺德海姆隧道电流经由隧穿绝缘膜106的薄的部分(FG105的尖部分和CG107的夹持部分)被CG107吸出，被FG105吸收的电子消失，从而写入的数据被擦除。

数据的读出如下。将N+型源极层102的电位设为0V，将N+型漏极层的电位设为1V左右，在CG107上施加3V左右的电位，根据在栅极绝缘膜104正下方的P型阱层101的表面是否形成有由反转层构成的N型沟道层来判断数据的有无。当电子被FG105吸收时，阈值电压Vt变高，N型沟道层未形成，在N+型源极层102和N+型漏极层103之间没有电流流动。

关于现有分裂栅型非易失性半导体存储装置，在以下的专利文献1及专利文献2中有记载。

专利文献1：(日本)特开2000-173278号公报

专利文献2：(日本)特开2008-140431号公报

在上述专利文献1和2中，为了确保良好的写入性能，需要在FG105中吸收尽量多的热电子。FG105的电位越高，被吸收的电子数量越多。作为浮栅的FG105的电位由与该FG105进行电容耦合的高电位的N+型源极层102提供。

即，由于N+型源极层102和FG105间的静电电容和FG105和CG107之间的静电电容分割N+型源极层102和CG107的电位差，因此，N+型源极层102和FG105间的静电电容越大，FG105的电位就越高。为了使N+型源极层102和FG105间的静电电容增大，就需要尽可能地增大N+型源极层102和FG105重叠的面积，换言之，需要提高N+型源极层102和FG105的耦合率。

其结果不得不增大存储单元，这阻碍了分裂栅型非易失性半导体存储装置的微细化。因此，在P型阱层101上的存储单元占有面积内如何减小N+型源极层102和FG105的重叠面积成为课题。

发明内容

本发明的非易失性半导体存储装置，其特征在于，具有：元件隔离层，多个该元件隔离层形成在第一导电型的半导体层上；槽，其形成为在所述元件隔离层之间，该槽的第一侧壁为与元件隔离层正交的平面，该槽的第二侧壁为与所述元件隔离层非正交的平面；第二导电型的源极层，其在所述槽内的所述第二侧壁及所述槽的底面上形成；浮栅，其在所述槽内隔着第一绝缘膜形成；控制栅，其形成为隔着第二绝缘膜与所述浮栅局部重叠，在所述半导体层上隔着第三绝缘膜延伸至所述元件隔离层上且与该元件隔离层正交。