[发明专利]裸片尺寸半导体元件封装及其制造方法

说明书

技术领域

本发明涉及一种裸片尺寸半导体元件封装及其制造方法，特别涉及一种封装体接近裸片(die)尺寸的半导体元件封装及其制造方法。

背景技术

半导体元件封装一般将裸片分别封装于一塑胶材料或陶瓷材料中，此通常称为第一级封装。封装一般需要载体支撑与保护裸片并增加散热，且提供一系统作为裸片的电力与信号的输入或输出。

封装技术先进与否的重要指标是芯片面积与封装面积的比越接近1越好。以下为几种常见的芯片封装技术：(1)内存芯片最初封装是采用双列直插封装，即DIP(Dual ln-line Package)，而DIP封装尺寸远比芯片大不少，封装效率很低，占用很多有效安装面积；(2)薄型小尺寸封装(Thin Small OutlinePackage；TSOP)技术，它在封装芯片的周围做出引脚，TSOP适用于表面黏着技术在PCB上安装布线，适合高频应用，操作比较方便，可靠性也较高；(3)球栅闸列封装(Ball Grid Array Package；BGA)，其于笔记本电脑的内存等大规模集成电路的封装上应用最广泛。BGA封装技术，虽功耗增加，但可以改善芯片的电热性能可靠性高，此外优点还包含在I/O引脚数增多时，引脚间距不变，可提高产品良率，且其内存厚度与重量减少，信号传输延迟小，使用频率大大提高；(4)裸片尺寸封装技术(Chip Scale Package；CSP)，可以使芯片面积与封装面积之比低于1∶1.5，与BGA封装相比，同等空间下CSP封装内存产品体积更小、容量更大、和散热效果更佳，CSP的电气性能和可靠性提升很大，系统稳定性更强，成为众多产品如DRAM，最佳的内存封装技术。

图1为公知半导体元件封装的剖面示意图。半导体元件封装10包含一基板11、一裸片12、多个金属导线13及封装胶体14。该裸片12通过黏胶15固定于该基板11表面，又通过所述多个金属导线13分别电性连接至该基板11上多个焊垫112。该基板11的绝缘层111中有多个导通柱114，因此所述多个焊垫112可通过所述多个导通柱114与基板11底部的多个接垫113电性连接。又所述多个接垫113可以与锡球(图未示)结合，如此可以形成BGA封装件。为能保护该裸片12及所述多个金属导线13不受损坏，该封装胶体14将该裸片12及所述多个金属导线13包覆以隔绝环境的影响。

上述公知半导体元件封装不但需要黏晶(die bonding)、焊线(wire bonding)及封胶(molding)等繁复工艺才能完成，另外还需要使用导线架或电路板的基板才能承载裸片，因此造成封装成本无法有效降低，实需要进一步改善上述公知半导体元件的封装技术。

发明内容

为了解决现有技术存在的上述问题，本发明提供一种工艺简单的裸片尺寸半导体元件封装及其制造方法，采用具有一通孔的绝缘基板为载具，并将裸片埋设于该通孔内且与该绝缘基板上电路层直接结合。

综上所述，本发明揭示一种裸片尺寸半导体元件封装包含一裸片、一具有一通孔的绝缘基板、一第一金属层、一第二金属层及一绝缘层。该第一金属层设于该绝缘基板的第一表面及该通孔的第一开口上。该绝缘层覆盖于该绝缘基板的第二表面及环设该通孔的第二开口。该第二金属设于该绝缘层及该第二开口上。该裸片设于该通孔内，并包括一第一电极及一第二电极。该第一电极电性连接至该第一金属层，又该第二电极电性连接至该第二金属层。

本发明的一范例另包含至少两导电部及至少两端电极，该两导电部及该两端电极依序叠置于该绝缘基板的相对两侧边，并各自与该第一金属层及该第二金属层电性连接。

本发明另揭示一种裸片尺寸半导体元件封装的制造方法，包含步骤如下：提供一具有一通孔的绝缘基板及一具有一第一电极及一第二电极的裸片；于该绝缘基板的第一表面及该通孔的第一开口上形成一第一金属层；将该裸片置于该通孔内，并电性连接该第一电极至该第一金属层；覆盖一绝缘层于该绝缘基板的第二表面；以及于该绝缘层及该第二开口上形成一第二金属，并电性连接该第二电极至该第二金属层。

本发明的一范例于该绝缘基板的相对两侧边依序及分别形成一导电部及一端电极，其中位于该两侧边的该两端电极分别与该第一金属层及该第二金属层电性连接。

本发明不仅可以解省材料成本，并可以简化工艺而提升良率及制造成本的竞争力。