[发明专利]芯片封装体及其制造方法

说明书

技术领域

本发明涉及一种芯片封装，特别是涉及一种扇出式(fan-out)芯片封装体及其制造方法。

背景技术

随着电子或光电产品诸如数字相机、具有影像拍摄功能的手机、条码扫瞄器(bar code reader)以及监视器需求的增加，半导体技术发展的相当快速，且半导体芯片的尺寸有微缩化(miniaturization)的趋势，而其功能也变得更为复杂。

大多数的半导体芯片通常为了效能上的需求而置放于一密封的封装体，其有助于操作上的稳定性。然而，由于先进的半导体芯片必须在更小的面积内提供更多的输入/输出(I/O)导电垫，因而增加半导体封装的困难度，使其良率降低。尤其是在晶片级封装(wafer level chip scale package，WLCSP)的应用上，当半导体芯片尺寸越来越小时，封装体的凸块球距(pitch)以及尺寸会限制位于半导体芯片表面的I/O导电垫数量而妨碍半导体芯片效能的提升。

因此，有必要寻求一种新的封装体结构，其能够解决上述的问题。

发明内容

有鉴于此，本发明一实施例提供一种芯片封装体，包括：一承载基板以及设置于一承载基板上的至少一半导体芯片。半导体芯片具有多个导电垫，而多个第一重布局层位于半导体芯片上且电连接于导电垫。一单层绝缘结构覆盖承载基板及半导体芯片，且具有多个开口以露出第一重布局层。多个第二重布局层设置于单层绝缘结构上，并电连接至第一重布局层。一保护层设置于单层绝缘结构上并覆盖第二重布局层，具有多个开口以暴露出第二重布局层。多个导电凸块对应设置于保护层的开口内而电连接至第二重布局层。

本发明另一实施例提供一种芯片封装体的制造方法，包括：提供至少一半导体芯片在一承载基板上，其中半导体芯片具有多个导电垫；在半导体芯片上形成与导电垫电连接的多个第一重布局层；在承载基板上形成一单层绝缘结构，并覆盖半导体芯片，且跨于第一重布局层上；定义单层绝缘结构以形成多个第一开口，暴露出第一重布局层；在单层绝缘结构上形成多个第二重布局层，使第二重布局层经由第一开口而电连接至第一重布局层；在单层绝缘结构上形成一第一保护层，并覆盖第二重布局层；定义第一保护层以形成多个第二开口，暴露出第二重布局层；以及在第二开口内对应形成多个导电凸块，使导电凸块经由第二开口而电连接至第二重布局层。

附图说明

图1A至图1G为根据本发明实施例的芯片封装体的制造方法剖面示意图；及

图2A至图2C为根据本发明不同实施例的防滑结构。

主要元件符号说明

10～芯片封装体；        100～半导体芯片；

100a～导电垫；          102、212～保护层；

102a、208a、212a～开口；200～承载基底；

202～防滑结构；         204～粘着层；

206、210～重布局层；    208～单层绝缘结构；

214～导电凸块。

具体实施方式

以下说明本发明实施例的制作与使用。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。在附图或描述中，相似或相同部分的元件使用相同或相似的符号表示。再者，附图中元件的形状或厚度可扩大，以简化或是方便标示。此外，未绘示或描述的元件，可以是具有各种熟习该项技艺者所知的形式。

请参照图1G，其为根据本发明实施例的芯片封装体10剖面示意图。在本发明的封装体实施例中，其可应用于各种包含主动元件或被动元件(active or passive elements)、数字电路或模拟电路等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical Systems，MEMS)、微流体系统(microfluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)。特别是可选择使用晶片级封装制作工艺对影像感测器、发光二极管、太阳能电池、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件、压力感测器(pressure sensors)、或喷墨头(ink printer heads)等半导体芯片进行封装。