[发明专利]具有增强的接点可靠性的半导体封装及其制造方法

说明书

相关申请的交叉引用

该美国非临时专利申请要求于2007年5月22日提交的韩国专利申请No.10-2007-0049766在35U.S.C.§119下的优先权，该韩国专利申请的全部内容通过引用结合于此。

技术领域

在此公开的本发明涉及一种半导体封装及其制造方法，且更具体地，涉及一种具有增强的接点可靠性的半导体封装及其制造方法。

背景技术

通常，半导体器件制造包括：前端工艺，其中集成电路(IC)芯片通过光刻、淀积和刻蚀工艺形成在晶片上；以及后端工艺，其装配并封装每个IC芯片。后端工艺中的封装具有以下四种重要功能：

1.保护芯片免受环境和操作的损坏；

2.在芯片上形成连接以传送输入/输出信号；

3.物理地支撑芯片；以及

4.提供对芯片的热耗散。

高度集成和便携式电子装置的激增正推动半导体封装技术以满足对改进的电性能、减少的成本、更轻的重量以及更薄的外形的需求。为了满足这些需求，引入了层叠封装(package on package)(POP)、芯片尺寸封装(chip scale packaging)(CSP)以及晶片级封装(wafer-levelpackaging)(WLP)技术。此外，提出了用于在衬底上堆叠半导体芯片的三维(3-D)堆叠技术以满足针对增加的封装密度的技术要求。

由于3-D堆叠技术能够极大地减小芯片间的互连长度，所以该技术被认为是一种能够克服例如信号延迟和功耗的技术局限的方法。此外，3-D堆叠技术提供了改进的技术方面，该技术方面包括电特性、形状因子(form factor)、尺寸和密度。

然而，通过典型的3-D堆叠技术制造的半导体封装易受热应力或机械应力的损坏，所述热应力由自半导体芯片所产生的热量或制造过程中所供给的热量引起，所述机械应力由外力引起。例如，由于热应力或机械应力集中在电连接半导体芯片的凸起(bump)上，所以凸起可能被损坏。因此，封装结构的接点可靠性可能劣化。

发明内容

本发明提供一种具有增强的接点可靠性的半导体封装及其制造方法。

根据本发明的一些实施例，一种半导体封装，包括：衬底；以及堆叠在该衬底上的至少一个封装单元，每个所述封装单元包括具有焊盘(pad)的半导体芯片、基本包围该半导体芯片的底层和顶层、以及覆盖在所述顶层上的再分布结构。该再分布结构电连接到所述焊盘。所述顶层和底层具有比所述再分布结构和半导体芯片的模量低的模量(modulus)。

附图说明

包括附图以提供对本发明更进一步的理解，并将附图结合到说明书中且组成说明书的一部分。所述附图示出了本发明的示例性实施例，并且和说明书一起用于解释本发明的原理。在附图中：

图1至6是示出了根据本发明的实施例的制造半导体封装的方法的剖视图；

图7和8是示出了根据本发明的其他实施例的制造半导体封装的方法的剖视图；以及

图9和10是示出了根据本发明的半导体封装及其制造方法的剖视图。

具体实施方式

以下将参考附图对本发明的优选实施例作更详细的描述。然而，本发明可以不同形式具体化，且不应被解释为限于此处提出的实施例。更确切地，这些实施例被提供以使得本公开全面且完整，并将本发明的范围完全传达给本领域的技术人员。

在附图中，层和区域的尺寸被扩大以便于清楚地描述。同样，将理解的是，当层(或膜)被提及为位于另一层或衬底之“上”时，该层(或膜)可以直接位于另一层或衬底之上，或者也可以存在中间层(intervening layer)。而且，将理解的是，当层被提及为位于另一层之“下”时，该层可以直接位于另一层之下，并且也可存在一个或多个中间层。此外，也将理解的是，当层被提及为位于两层“之间”时，该层可以是这两层之间的唯一层，或者也可以存在一个或多个中间层。相同的参考标记全部表示相同的元件。

图1至6是示出了根据本发明的实施例的制造半导体封装的方法的剖视图。

参考图1，半导体芯片20被附接在底层10上。半导体芯片20包括连接到内部电路的至少一个输入/输出焊盘(下文称作焊盘)25，且焊盘25的位置可以根据半导体芯片20的设计而变化。通过前端工艺来制造半导体芯片20，且多个半导体芯片可以附接在一个底层上。半导体芯片20可以例如是存储器芯片或逻辑电路芯片。