[发明专利]半导体集成电路器件及其布图方法

说明书

技术领域

本发明涉及其中通道布线被设置在存储器宏(macro)之上的半导体集成电路器件及其布图方法。

背景技术

已经研发了包括存储器宏的半导体集成电路器件。存储器宏被设置在芯片上。作为这种存储器宏，DRAM(动态随机存取存储器)宏和SRAM(静态随机存取存储器)宏是范例。为方便设计，在存储器宏的上层中，设置通道布线以便传输不是为存储器宏提供的信号。然而，取决于通道布线的布置，可能存在由噪声引起的存储器宏故障。因此，注意力应当放在通道布线的布置上。

存储器宏通常包括存储单元阵列、地址控制电路、列周边电路、m个字线和n个位线对。日本专利申请公开(JP-P2001-156177A)公开了“一种集成电路中的布置库和布线以及布线方法”。在本常规示例中，将存储单元阵列设置成布线禁止区域，并禁止将平行于位线对延伸的通道布线布置在存储单元阵列之上。并且，限制以正交于位线对的方向延伸的通道布线的数量。其余的通道布线被布置在存储器宏之外的区域之上或列周边电路之上。

由于位线是不对称的，因此以正交于位线对的方向在SRAM宏1之上提供通道布线是允许的。然而，以正交方向的垂直方向提供在列周边电路之上的通道布线会使位线失去对称。

图1示出了列周边电路的读出放大器电路的布图作为示例。如图1所示，在列周边电路6中，为了方便设计而存在不对称地设置位线DTj、晶体管Tr1、位线DBj和晶体管Tr2的情况。在这种情况中，晶体管Tr1和Tr2在位线DTj和DBj的方向上被依次设置，且通道布线120-M被设置在晶体管Tr1之上。此时，假设噪声产生于通道布线120-M中。由于位线DTj和通道布线120-M之间的寄生电容而在位线DTj上产生噪声。结果，位线DTj和DBj的对称消失。也就是说，由于列周边电路的读出放大器在检测位线DTj和DBj之间的小电位差时受产生在位线DTj上的噪声的影响，因此整个SRAM宏1会发生故障。

发明内容

本发明的目的在于提供一种半导体集成电路器件和布图方法，其中减小了由噪声引起的故障。

在本发明的一方面中，一种半导体集成电路器件具有多层布线结构，该多层布线结构包括第一组布线层和在所述第一组上设置的第二组布线层。该半导体集成电路器件包括存储器宏，该存储器宏包括布置成矩阵的存储器单元阵列、连接存储器单元并在列方向上延伸的位线对的多个对，和具有连接位线对的读出放大器电路的列周边电路。该存储器宏包括第一组布线层。该存储器宏进一步包括布置成沿不平行于列方向的行方向延伸的一个或多个通道布线。该一个或多个通道布线被设置在最靠近第一组的第二组的各层中最下面的一个中。布置该第二组的层的最下面的层以避免任意的布线分段在列周边电路上沿着行方向延伸。

在本发明的另一方面中，一种布图方法在于在半导体集成电路器件中提供通道布线，半导体集成电路器件包括存储器宏，该存储器宏包括具有布置成矩阵的存储器单元的存储器单元阵列、连接存储器单元并在列方向上延伸的位线(digit line)对和连接位线对并包括读出放大器电路的列周边电路。布图方法包括禁止将M(M是大于1的整数)个通道布线布置在列周边电路之上以在正交于位线对的行方向上延伸；并将M个通道布线布置在存储单元阵列之上。

在本发明的又一方面中，显示装置包括显示面板和配置以驱动显示面板的半导体集成电路器件。半导体集成电路器件具有多层布线结构，该多层布线结构包括第一组布线层和在所述第一组上设置的第二组布线层。该半导体集成电路器件包括存储器宏，该存储器宏包括布置成矩阵的存储器单元阵列、连接存储器单元并在列方向上延伸的位线对的多个对，和具有连接位线对的读出放大器电路的列周边电路。该存储器宏包括第一组布线层。该存储器宏进一步包括布置以在不平行于列方向的行方向延伸的一个或多个通道布线。该一个或多个通道布线被设置在最靠近第一组的第二组的各层中最下面的一个中。布置该第二组的层的最下面的层以避免任意的布线分段在列周边电路上沿着行方向延伸。

根据本发明的半导体集成电路器件，与从前相比可以减小由噪声引起的故障。特别是，在自动布线中，通过完全禁止将通道布线设置在列周边电路上而提高了质量。

附图说明

本发明的上述和其他目的、优点和特征将通过以下结合附图的一些实施例的描述而更加明显，其中：

图1示出了作为示例的SRAM宏中的列周边电路的读出放大器电路的布图；

图2示出了整个SRAM宏的结构；

图3示出了SRAM宏的存储单元阵列中的存储单元的结构；