[发明专利]半导体集成电路及其制造方法

说明书

技术领域

本发明涉及一种半导体集成电路及其制造方法，特别是涉及一种有效利用POE(Pad on Element)技术，即在半导体器件的正上方设置焊盘的技术，具有可在有源的电路区域的正上方实施引线接合或检查时的探针检查的构造的功率集成电路及其制造方法。

背景技术

近年，随着信息技术的扩展，作为计算机、信息存储装置、移动电话、便携式相机等电子设备的能力，高速化和低耗电化的要求不断提高。

对这些电子设备的性能带来很大影响的是，电源、电机驱动器、以及音频放大器等关键的半导体电子器件，作为对这些半导体电子器件的性能带来大幅影响的是，内置有功率器件的功率集成电路。因此，作为构成功率集成电路的半导体元件的性能，进一步高速化和低耗电化以及高品质化的需求不断增强。

可是，作为一般的市场的要求，除了所述高速化和低耗电化，还希望功率器件和电路特性的大幅度改善，并且对于通过向有源电路区域的正上方的引线和焊锡球的接合的形成来得到低成本并且可靠的构造和方法，存在很多的需要，不断提出了各种提案。

[半导体集成电路的高速化]

首先，对半导体集成电路的高速化成为障碍的是MOS晶体管自身的延迟和位于其上层的布线引起的布线延迟。以往，通过缩短栅极长度的微细化技术，能降低MOS晶体管自身的延迟，但是随着MOS晶体管自身的延迟减小，布线延迟的问题变得显著。

因此，为了减小布线间延迟，在夹在布线间的绝缘膜中采用介电常数低的绝缘膜(低介电常数膜)。可是，实现介电常数3.0以下的低介电常数膜，由于与以往采用的氧化硅膜相比机械强度大幅度下降，所以在负责半导体集成电路的电路形成的扩散工序结束后的负责半导体集成电路的封装的组装工序，特别是在引线接合工序中成为问题。

这里对以往的探测检查或引线接合中的具体问题进行说明。

图9(a)以及(b)示出了以往技术中的IC芯片100的一部分的简化剖面图。

如图9(a)以及(b)所示，在p型硅基板911上形成有n型嵌入区913和n型阱区917，n型阱区917中形成有由栅极氧化物930、多晶硅栅极931、以及源/漏接触区921所构成的功率晶体管100A。另外，形成覆盖功率晶体管100A的第1级间绝缘体层941，在该第1级间绝缘体层941上形成与源/漏接触区921连接的第1过孔942。另外，在第1级间绝缘体层941上形成源电极用线SN以及漏电极用线DN，并形成覆盖它们的级间绝缘体层944，在该第2级间绝缘体层944上形成与源电极用线SN相连接的第2过孔X(另外，虽然未图示，但同样也形成有与漏电极用线DN相连接的过孔(Y))。在第2级间绝缘体层944上形成有由金属层构成的第2层的总线11，形成有覆盖该第2层的总线11的第3级间绝缘体层947，在该第3级间绝缘体层947中形成有与第2层的总线11相连接的第3过孔X1(另外，虽然未图示，但同样也形成有与第2层的总线相连接的过孔(Y1))。在第3级间绝缘体层947上形成由金属层构成的第3层的总线140C、150C，在该第3层的总线140C、150C上，形成有第3级间绝缘体层950及保护用覆盖层955。第3级间绝缘体层950上形成的开口部956中，形成有接触焊盘304、球961、以及接合引线306。

具有以上构成的以往例中，首先，如图9(a)所示，如果在接触焊盘304上进行探测检查或引线接合，则探测或引线接合的冲击荷重会通过接触焊盘304而例如使第3层的总线140C中产生翘曲972。因此，如图9(b)所示，该所产生的翘曲972传递到第3层的总线140C的正下方的层间绝缘膜947，使得层间绝缘膜947大幅变形，在层间绝缘膜947引起裂缝(crack)973。这样，翘曲972或裂缝973，成为了焊盘剥离或层间膜的剥离而引起的可靠性不良的原因。

此外，近年来为了缩小半导体元件的尺寸、降低成本，开发出一种在晶体管上设置有焊盘的半导体元件。这时，如果对布线间和层间绝缘膜使用机械强度低的低介电常数膜，就会由于探测或引线接合的冲击导致低介电常数膜变形，容易对晶体管传递冲击。因此会给晶体管带来损害，引起品质不良。

以下的专利文献中提出了应对以上问题的方法。