专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]三维半导体存储器件-CN202010939717.8在审
  • 李承桓;李洙衡;林周永;张大铉;丁相勋 - 三星电子株式会社
  • 2020-09-09 - 2021-03-26 - H01L27/11563
  • 公开了一种三维半导体存储器件,其包括:交替地堆叠在基板上的栅极间电介质和电极;穿透栅极间电介质和电极并且延伸到基板中的垂直半导体图案;在垂直半导体图案与电极之间的阻挡电介质图案;隧道电介质,在阻挡电介质图案与垂直半导体图案之间并且与栅极间电介质接触;以及在阻挡电介质图案与隧道电介质之间的第一电荷存储图案。第一电荷存储图案中的一个与阻挡电介质图案中的一个的顶表面和底表面接触。
  • 三维半导体存储器件
  • [发明专利]天线-CN201980092237.8在审
  • 长谷川雄大 - 株式会社藤仓
  • 2019-11-29 - 2021-09-24 - H01Q1/40
  • 天线具备:具有被层叠的多个电介质电介质层叠体、与上述电介质层叠体的一个表面接合的电介质基板、以及分别形成于上述电介质层叠体的两表面以及各层间中的任一个不同的位置的辐射元件图案、接地导体和导体图案上述辐射元件图案、上述接地导体以及上述导体图案从上述电介质基板侧朝向相反侧以上述辐射元件图案、上述接地导体、上述导体图案的顺序而形成。上述辐射元件图案具有一个以上的辐射元件。上述导体图案具有向上述辐射元件供电的供电线路。上述电介质层叠体是柔性的。上述电介质基板是刚性的。
  • 天线
  • [发明专利]金属布线及其制造方法-CN200810174806.7有效
  • 杨东周;崔新逸;金湘甲;吴旼锡;秦洪基;李基晔;丁有光;崔升夏 - 三星电子株式会社
  • 2008-11-05 - 2009-05-13 - H01L23/522
  • 本发明提供金属布线及其制造方法。金属布线的制造方法包括在衬底上形成电介质,通过蚀刻部分电介质而在所述衬底上形成多个电介质图案和在电介质图案中的孔,所述电介质图案中的孔的横截面积随着远离所述衬底的距离增大而减小并且所述的孔暴露所述衬底,通过蚀刻经过电介质图案中的孔所暴露的衬底的一部分而形成沟槽,并且形成填充所述沟槽和电介质图案中的孔的金属。由此,通过在电介质图案中的多个横截面积随着远离所述衬底的距离增大而减小的孔中形成金属,可以防止边缘堆积现象的发生。因此,可以防止液晶的透光度由于不能适当填充所述液晶中的液晶分子而降低,并且由此增加显示器的品质。
  • 金属布线及其制造方法
  • [实用新型]高频滤波器、高频双工器以及电子设备-CN201620093354.X有效
  • -
  • 2014-01-15 - 2017-01-11 - H01P1/203
  • 扁平电缆型高频滤波器(10)包括在高频信号的传输方向伸长的电介质基材(20)。电介质基材(20)由电介质(201、202)重叠而成的结构构成。长条状的导体图案(401、402)形成在电介质(201)的电介质(202)侧的平板面上。导体图案(401、402)相对于电介质基材(20)根据所期望的电感值形成尽可能宽的宽度。电容耦合用导体图案(410)包夹电介质(202),被形成为以规定面积与导体图案(402)相对。电容耦合用导体图案(410)利用连接导体(60)与导体图案(401)连接。
  • 高频滤波器双工器以及电子设备
  • [发明专利]半导体装置-CN202210869022.6在审
  • 崔道永;河大元;金庚浩;金旻奎;黃圭晩 - 三星电子株式会社
  • 2022-07-22 - 2023-04-04 - H01L27/088
  • 一种半导体装置包括:包括第一区域和第二区域的衬底,分别在第一区域和第二区域中的第一有源图案和第二有源图案;第一源极/漏极图案和包括第一半导体图案的第一沟道图案;第二源极/漏极图案和包括第二半导体图案的第二沟道图案;分别在第一沟道图案和第二沟道图案上的第一栅电极和第二栅电极;以及第一栅极电介质和第二栅极电介质。第一栅极电介质包括在第一沟道图案和第一栅电极之间的第一界面层,以及第一高k电介质。第二栅极电介质包括在第二沟道图案和第二栅电极之间的第二界面层和第二高k电介质。第一高k电介质的厚度大于第二高k电介质的厚度。第一半导体图案的厚度小于第二半导体图案的厚度。
  • 半导体装置

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