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[发明专利]一种半导体结构及其制作方法-CN201910908298.9有效
发明人：羅興安;封铁柱;张高升;万先进 -专利权人：长江存储科技有限责任公司
申请日： 2019-09-25 - 公布日： 2022-05-17 - 主分类号： H01L21/311 文献下载
摘要：本发明提供一种半导体结构及其制作方法，该方法包括以下步骤：提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。本发明可以扩大预期的CD工艺窗口，精准地控制目标CD，并有利于降低硬掩膜层薄膜厚度，降低硬掩膜开口轮廓变形，从而降低图形失真度，提升DVC性能。
一种半导体结构及其制作方法

[发明专利]半导体结构的形成方法及半导体结构-CN202210532075.9在审
发明人：朱留洋 -专利权人：长鑫存储技术有限公司
申请日： 2022-05-06 - 公布日： 2022-09-06 - 主分类号： H01L21/8242 文献下载
摘要：本公开提供一种半导体结构的形成方法及半导体结构，涉及半导体技术领域，半导体结构的形成方法包括：提供半导体衬底，半导体衬底上形成有第一叠层结构、第二叠层结构和第三叠层结构；在第一叠层结构上形成具有第一图案的第一掩膜层；基于第一掩膜层刻蚀第一叠层结构，形成第一图案化硬掩膜；在第一图案化硬掩膜上形成第二硬掩膜以及具有第二图案的第二掩膜层；第一图案与第二图案至少部分重叠，重叠区域形成第三图案；基于第二掩膜层刻蚀第二硬掩膜和第二叠层结构，形成具有第三图案的第三图案化硬掩膜，基于第三图案化硬掩膜对第三叠层结构进行刻蚀，形成接触孔。
半导体结构形成方法

[发明专利]半导体结构的制作方法以及半导体结构-CN202310478313.7有效
发明人：邹兰梅;林成芝 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2023-04-28 - 公布日： 2023-07-21 - 主分类号： H01L21/768 文献下载
摘要：该方法中，首先，提供基底，基底包括衬底以及待刻蚀层；之后，在待刻蚀层的裸露表面上形成硬掩膜叠层，硬掩膜叠层包括依次层叠的无定形硅层、硬掩膜层以及光阻层；之后，图形化硬掩膜叠层，得到图形化的硬掩膜叠层，且图形化无定形硅层采用的刻蚀气体包括CF4和O2；最后，以图形化的硬掩膜叠层为掩膜刻蚀待刻蚀层，形成通孔。该方法形成的硬掩膜叠层底部的无定形硅层采用CF4和O2刻蚀，反应产生SiOF和SiF，SiOF在底部沉积比顶部沉积厚，
半导体结构制作方法以及

[发明专利]一种半导体器件的制备方法-CN201210323854.4在审
发明人：张海洋;周俊卿 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2012-09-04 - 公布日： 2014-03-26 - 主分类号： H01L21/8238 文献下载
摘要：本发明涉及一种半导体器件的制备方法，包括：提供半导体衬底；在所述半导体衬底上依次形成蚀刻停止层、介电层、硬掩膜叠层以及金属硬掩膜层；蚀刻所述金属硬掩膜层，形成开口；以所述金属硬掩膜层为掩膜，蚀刻所述硬掩膜叠层、介电层，形成侧壁倾斜的锥形沟槽，其中，通过提高所述蚀刻温度和/或蚀刻气体的流量以在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层。在本发明中通过提高所述蚀刻温度、蚀刻气体的流量从而形成锥形沟槽，在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层，从而最上层硬掩膜叠层获得更大的开口，利用所述锥形沟槽能获得更好的填充效果，提高了半导体器件的良率
一种半导体器件制备方法

[发明专利]一种硬掩膜叠层结构及半导体器件的形成方法-CN202110440990.0在审
发明人：鞠韶复;刘峻;李喆;田宝毅 -专利权人：长江先进存储产业创新中心有限责任公司
申请日： 2021-04-23 - 公布日： 2021-08-27 - 主分类号： H01L21/308 文献下载
摘要：本发明实施例公开了一种硬掩膜叠层结构，用于自对准双重构图工艺，其特征在于，所述硬掩膜叠层结构包括：层叠设置的第一硬掩膜层和核心层；其中，所述第一硬掩膜层包括类金刚石碳层，所述核心层包括旋涂的含碳材料层。
一种硬掩膜叠层结构半导体器件形成方法

[发明专利]一种硬掩膜叠层结构及半导体器件的形成方法-CN202110460771.9在审
发明人：唐平;刘峻;鞠韶复;李喆;田宝毅 -专利权人：长江先进存储产业创新中心有限责任公司
申请日： 2021-04-27 - 公布日： 2021-10-19 - 主分类号： H01L21/033 文献下载
摘要：本发明实施例公开了一种硬掩膜叠层结构，用于自对准四重构图工艺，其特征在于，所述硬掩膜叠层结构包括：层叠设置的第一硬掩膜层、第一核心层和第二核心层，所述第一核心层位于所述第一硬掩膜层和所述第二核心层之间；其中，所述第一硬掩膜层包括无定形碳层，所述第一核心层和所述第二核心层均包括旋涂的含碳材料层。
一种硬掩膜叠层结构半导体器件形成方法

[发明专利]一种双大马士革结构的制备方法-CN201210337282.5有效
发明人：王新鹏;胡敏达;周俊卿 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2012-09-12 - 公布日： 2014-03-26 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及一种双大马士革结构的制备方法，包括提供半导体衬底；在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；蚀刻所述金属硬掩膜层、所述硬掩膜叠层形成锥形开口；在所述金属掩膜层上形成图案化的通孔掩膜层；蚀刻所述介电层，形成多个沟槽和通孔；采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。本发明中为了在填充通孔时获得更好的效果，首先在金属硬掩膜以及氧化物硬掩膜层、低K材料硬掩膜层上形成锥形的开口，以获得顶部较大的开口，利用所述锥形开口填充通孔，能获得更好的填充效果，克服了现有技术中容易出现空洞和空隙的问题
一种大马士革结构制备方法

[发明专利]一种半导体器件的制备方法-CN201410116748.8有效
发明人：丁士成 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2014-03-26 - 公布日： 2018-03-20 - 主分类号： H01L21/027 文献下载
摘要：本发明涉及一种半导体器件的制备方法，所述方法包括提供半导体衬底，所述半导体衬底上形成有自对准双图案掩膜叠层，所述自对准双图案掩膜叠层包括依次形成的硬掩膜层、停止层、虚拟核材料层；图案化所述虚拟核材料层，以形成多个彼此隔离的虚拟核；在所述虚拟核的侧壁上形成间隙壁；去除所述虚拟核，保留所述间隙壁；以所述间隙壁为掩膜，蚀刻所述停止层、所述硬掩膜层，以将图案转移至所述硬掩膜层；以所述硬掩膜层为掩膜蚀刻部分所述半导体衬底本发明的优点在于通过选用简化的自对准掩膜叠层以及简单的工艺过程制备得到最先进的（state‑of the‑art）的鳍片结构。
一种半导体器件制备方法

[发明专利]栅极硬掩膜的去除方法-CN202210625582.7在审
发明人：雷海波;孙晨岑;李刚;洪庆旋 -专利权人：上海华力集成电路制造有限公司
申请日： 2022-06-02 - 公布日： 2022-08-30 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种栅极硬掩膜的去除方法，提供衬底，衬底上形成有叠层，叠层由自下而上堆叠的伪栅、第一硬掩膜层、第二硬掩膜层形成，叠层的侧壁形成有侧墙；刻蚀去除侧墙，在衬底表面形成覆盖叠层的刻蚀停止层与覆盖刻蚀停止层的层间介质层，之后研磨层间介质层至刻蚀停止层的上表面；刻蚀层间介质层，使得叠层顶端的刻蚀停止层裸露；刻蚀刻蚀停止层、层间介质层和叠层，使得伪栅的顶端裸露。本发明的方法去除硬掩膜层，少了一层光刻层，节约了成本；本发明涉及的工艺及设备均为现有，且工艺成熟；本发明的方法可以改善工艺缺陷，扩大工艺窗口。
栅极硬掩膜去除方法

[发明专利]一种半导体器件及其制造方法-CN201611099583.3在审
发明人：武咏琴;孙武 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2016-12-02 - 公布日： 2018-06-12 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供前端器件层，并在所述前端器件层上形成层间介电层；在所述层间介电层上形成金属硬掩膜叠层；图案化所述金属硬掩膜叠层，使其具有定义沟槽图案的开口；执行刻蚀，以在所述层间介电层中形成部分通孔；以所述金属硬掩膜叠层为掩膜刻蚀所述层间介电层，以形成沟槽，同时继续刻蚀所述部分通孔，使其与前端器件层相连；去除所述金属硬掩膜叠层；在所述沟槽及通孔中形成金属互连。与现有工艺相比，本发明提出的半导体器件的制造方法，降低了金属硬掩膜层中的应力，并且铜籽晶层不易在沟槽或通孔开口处形成突悬，因而在沟槽或通孔中填充铜的过程中不易形成空隙，提高了器件的性能。
硬掩膜叠层通孔半导体器件层间介电层前端器件层刻蚀金属制造金属硬掩膜层定义沟槽金属互连通孔开口铜籽晶层介电层图案化去除掩膜填充开口图案

[发明专利]阵列基板的制备方法、阵列基板以及显示面板-CN202310981170.1在审
发明人：温海键;张羽;岳大川;蔡世星;李小磊;伍德民 -专利权人：季华实验室;深圳市奥视微科技有限公司
申请日： 2023-08-07 - 公布日： 2023-09-08 - 主分类号： H01L33/00 文献下载
摘要：阵列基板的制备方法包括形成LED外延叠层结构；在LED外延叠层结构上依次形成阳极和第一硬掩膜层；在第一硬掩膜层上形成第一图形；在LED外延叠层结构形成第二图形；将第二衬底与第一硬掩膜层键合，去除第一衬底并在LED外延叠层结构背离第二衬底的一侧依次覆盖阴极和第二硬掩膜层；在第二硬掩膜层上形成第三图形；刻蚀阴极以及LED外延叠层结构至连通第二图形形成多个像素单元。
阵列制备方法以及显示面板

[发明专利]栅极硅化物电阻的形成方法-CN202310564924.3在审
发明人：孙晨岑;李刚 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-05-18 - 公布日： 2023-08-08 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种栅极硅化物电阻的形成方法，提供衬底，衬底上形成有器件区以及电阻区；器件区和电阻区上均形成有栅极叠层，栅极叠层的侧壁形成有侧墙；在衬底上形成覆盖器件区和电阻区的光刻胶层，之后光刻打开器件区中关键尺寸大于设置值的栅极叠层上方的光刻胶层；回刻蚀光刻胶层及栅极叠层，使得器件区中的第二硬掩膜层去除，电阻区中的部分第二硬掩膜层保留；刻蚀减薄侧墙以及去除器件区上的第一硬掩膜层，电阻区上的第一硬掩膜层及其上的部分第二硬掩膜层保留。本发明的栅极硅化物电阻的形成方法少了一层光刻层，节约了成本；本发明仅从设计上改版回刻蚀的光罩，无新增工艺；本发明可以增大出货量，增加产能。
栅极硅化物电阻形成方法

[发明专利]一种互补型金属氧化物半导体场效应晶体管的制备方法-CN201110221375.7有效
发明人：徐秋霞;李永亮;许高博 -专利权人：中国科学院微电子研究所
申请日： 2011-08-03 - 公布日： 2013-02-06 - 主分类号： H01L21/28 文献下载
摘要：一种互补型金属氧化物半导体场效应晶体管的制备方法，在完成常规介质隔离后，在硅衬底上形成界面SiO2-1，接着形成第一种高K栅介质/金属栅叠层，并生长硬掩膜-1，光刻和刻蚀形成硬掩膜图形-1，腐蚀未被图形然后形成界面SiO2-2和第二种高K栅介质/金属栅叠层，并生长硬掩膜-2，光刻和刻蚀形成硬掩膜图形-2，腐蚀未被图形-2覆盖的第二种金属栅和高K栅介质，露出第一金属栅上的硬掩膜-1。腐蚀去净硬掩膜-1和硬掩膜-2，淀积多晶硅和硬掩膜-3后进行栅图形光刻和刻蚀，形成叠层栅结构，淀积介质膜并刻蚀形成侧墙-1。然后按常规工艺形成源漏及其延伸区，硅化后完成接触和金属化。
一种互补金属氧化物半导体场效应晶体管制备方法

[发明专利]一种半导体器件及其制造方法、电子装置-CN201510033513.7在审
发明人：周耀辉;汪新学 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2015-01-22 - 公布日： 2016-08-17 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有层间介质层，在层间介质层中形成有金属电极；在层间介质层上形成硬掩膜叠层结构，以覆盖层间介质层和金属电极，所述硬掩膜叠层结构包括自下而上层叠的第一缓冲层、研磨停止层、第二缓冲层、第一硬掩膜层和第二硬掩膜层；在所述硬掩膜叠层结构中形成用于填充底部电极材料层的通孔；沉积底部电极材料层，以完全填充所述通孔；执行化学机械研磨，直至露出研磨停止层；实施回蚀刻，去除研磨停止层的同时使形成的底部电极的顶端高于第一缓冲层的顶端。根据本发明，可以避免后续形成的相变材料层与底部电极之间出现接触不良的情况。
一种半导体器件及其制造方法电子装置

[发明专利]一种半导体器件及其制造方法-CN201410029928.2有效
发明人：伏广才;叶星 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2014-01-22 - 公布日： 2018-10-23 - 主分类号： H01L45/00 文献下载
摘要：本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在半导体衬底上形成有层间介质层，在层间介质层中形成有金属电极；在层间介质层上形成包括自下而上层叠的缓冲层、第一硬掩膜层和第二硬掩膜层的硬掩膜叠层结构，覆盖层间介质层和金属电极；分三步实施三次蚀刻，在硬掩膜叠层结构中形成用于填充底部电极材料的通孔。
一种半导体器件及其制造方法

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