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[发明专利]具有最大化沟道尺寸的集成电路结构-CN202211404713.5在审
发明人： S·叶梅尼乔格鲁;T·加尼;A·C-H·韦;L·P·古勒尔;C·H·华莱士;M·K·哈兰 -专利权人：英特尔公司
申请日： 2022-11-10 - 公布日： 2023-06-13 - 主分类号： H01L27/088 文献下载
摘要：一种结构包括具有第一宽度的水平纳米线的第一垂直堆叠体。水平纳米线的第二垂直堆叠体与水平纳米线的第一垂直堆叠体间隔开并平行，并且具有第一宽度。第一栅极结构包括在水平纳米线的第一垂直堆叠体之上的第一栅极结构部分、在水平纳米线的第二垂直堆叠体之上的第二栅极结构部分、以及在第一栅极结构部分和第二栅极结构部分之间的栅极切口。水平纳米线的第三垂直堆叠体具有大于第一宽度的第二宽度。水平纳米线的第四垂直堆叠体与水平纳米线的第三垂直堆叠体间隔开并平行，并且具有第二宽度。第二栅极结构在水平纳米线的第三垂直堆叠体之上以及在水平纳米线的第四垂直堆叠体之上是连续的。
具有最大化沟道尺寸集成电路结构

[发明专利]半导体存储器设备和半导体存储器设备的制造方法-CN202211465513.0在审
发明人：李建泳;金尚秀;陈尚完 -专利权人：爱思开海力士有限公司
申请日： 2022-11-22 - 公布日： 2023-10-17 - 主分类号： H10B43/27 文献下载
摘要：一种半导体存储器设备包括：第一栅极堆叠结构，包括在垂直方向上交替堆叠的第一层间绝缘层和第一导电层；穿入第一栅极堆叠结构的虚设垂直通道；在虚设垂直通道的两侧处穿入第一栅极堆叠结构的下部垂直通道；第二栅极堆叠结构，包括在垂直方向上交替堆叠在第一栅极堆叠结构上的第二层间绝缘层和第二导电层；部分地穿入第二栅极堆叠结构的第一选择线隔离结构；连接到下部垂直通道、同时穿入第二栅极堆叠结构的上部垂直通道；以及在垂直方向上与虚设垂直通道重叠的第二选择线隔离结构，第二选择线隔离结构穿入第二栅极堆叠结构的一部分。
半导体存储器设备制造方法

[发明专利]垂直可重配置场效应晶体管-CN202180075473.6在审
发明人： B·海克马特少塔巴瑞;A·雷茨尼采克 -专利权人：国际商业机器公司
申请日： 2021-10-21 - 公布日： 2023-07-25 - 主分类号： H01L29/78 文献下载
摘要：一种垂直可重配置场效应晶体管(VRFET)具有衬底和垂直沟道。垂直沟道与顶部硅化物区和顶部硅化物区接触，顶部硅化物区与垂直沟道形成下肖特基结，顶部硅化物区与垂直沟道形成上肖特基结。下栅极堆叠围绕垂直沟道，并且具有包围下肖特基结的下交叠。上栅极堆叠围绕垂直沟道，并且具有包围上肖特基结的上交叠。下栅极堆叠与上栅极堆叠电绝缘。下栅极堆叠可以电控制下肖特基结(S/D)。上栅极堆叠可以电控制上肖特基结(S/D)。对下肖特基结(S/D)的控制独立于对上肖特基结(S/D)的控制，并与之分开。上栅极堆叠被堆叠在下栅极堆叠上方，从而实现减小的器件占用面积。
垂直配置场效应晶体管

[发明专利]垂直场效晶体管、半导体结构和形成半导体结构的方法-CN202210014994.7在审
发明人：庄明谚;姜慧如;高韵峯 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-07 - 公布日： 2022-10-28 - 主分类号： H01L21/8238 文献下载
摘要：一种半导体结构，包括位于衬底之上的多个垂直堆叠，其中每个垂直堆叠从下到上包括底部电极、包括穿过其中的横向开口的介电柱结构以及顶部电极；位于多个垂直堆叠之上的多个层堆叠，其中每个层堆叠包括有源层和外部栅极介电质并且横向围绕多个垂直堆叠中的相应的一个；多个内部栅极，穿过沿第一水平方向布置的多个垂直堆叠的相应行中的多个横向开口的相应子集；以及多个外部栅极，沿第一水平方向横向延伸并横向围绕多个层堆叠的相应行。
垂直晶体管半导体结构形成方法

[实用新型]可垂直堆叠的瓶子-CN201120012247.7无效
发明人：王秋菊 -专利权人：大连职业技术学院
申请日： 2011-01-14 - 公布日： 2011-07-27 - 主分类号： B65D21/032 文献下载
摘要：本实用新型所述的可垂直堆叠的瓶子，涉及一种装液体的瓶子。其特征在于在瓶体的底部加工有向瓶体内的凹槽。凹槽的内径与瓶体顶部插入到凹槽内的瓶颈处的外径相同。本实用新型具有结构新颖、加工简便、使用方便、节省存放空间等优点，故属于一种集经济性与实用性为一体的新型可垂直堆叠的瓶子。
垂直堆叠瓶子

[实用新型]垂直堆叠式餐盘架-CN97226055.2无效
发明人：周汉忠 -专利权人：周汉忠
申请日： 1997-09-12 - 公布日： 1999-05-26 - 主分类号： A47G19/08 文献下载
摘要：本实用新型涉及一种餐盘架,尤其指一种以垂直方向堆叠方式来集中放置餐盘的餐盘架。
垂直堆叠式餐盘架

[发明专利]垂直堆叠式热电堆-CN201180023424.4无效
发明人：赖纳·屈阿多;亚瑟·巴洛;元·西·陈;迈克尔·尓瑟尼;赫尔曼·卡拉格兹奥格鲁;劳顿·M·马里纳斯屈 -专利权人：埃赛力达加拿大有限公司
申请日： 2011-03-17 - 公布日： 2013-01-16 - 主分类号： G01J5/14 文献下载
摘要：提供了一种垂直堆叠式热电堆和一种使用所述堆叠式热电堆的IR传感器。该垂直堆叠式热电堆可以包括彼此垂直堆叠的多个热电偶。热电偶可以以串联、并联或串联与并联组合的方式连接。一个或多个垂直堆叠式热电堆可以包括在IR传感器中并且热电堆可以以串联、并联或串联与并联组合的方式连接。
垂直堆叠热电

[发明专利]自对准存储器阵列-CN201580082489.4在审
发明人： E·V·卡尔波夫;U·沙阿;R·皮拉里塞泰;B·S·多伊尔 -专利权人：英特尔公司
申请日： 2015-09-24 - 公布日： 2018-05-11 - 主分类号： G11C11/16 文献下载
摘要：实施例包括一种存储器阵列，该存储器阵列包括：存储器单元，其包括与存储器堆叠串联的开关堆叠；以及在存储器单元上方的位线和在存储器单元下方的字线；其中(a)开关堆叠的第一开关堆叠侧壁与位线的位线侧壁垂直对准，并且开关堆叠的第二开关堆叠侧壁与字线的字线侧壁垂直对准；(b)存储器堆叠的第一存储器堆叠侧壁与位线侧壁垂直对准，并且存储器堆叠的第二存储器堆叠侧壁与字线侧壁垂直对准。
对准存储器阵列

[发明专利]三维半导体器件-CN201910454955.7在审
发明人：尹壮根;李载德 -专利权人：三星电子株式会社
申请日： 2019-05-29 - 公布日： 2019-12-13 - 主分类号： H01L27/11556 文献下载
摘要：提供了一种三维半导体器件，所述三维半导体器件包括：下部结构；位于所述下部结构上的堆叠结构，所述堆叠结构包括：下组，所述下组包括在垂直方向上堆叠并且彼此间隔开的栅电极，以及上组，所述上组包括在所述垂直方向上堆叠并且彼此间隔开的栅电极，所述下组和所述上组在所述垂直方向上堆叠；以及垂直结构，所述垂直结构穿过所述堆叠结构。所述垂直结构可以包括垂直芯图案、位于所述垂直芯图案中的垂直缓冲部分以及垂直半导体层。所述垂直结构可以包括穿过所述下组的下垂直部分和穿过所述上组的上垂直部分，所述下垂直部分的上部区域的宽度大于所述上垂直部分的下部区域的宽度。所述垂直缓冲部分位于所述下垂直部分中并位于所述上垂直部分下方。
垂直垂直结构堆叠结构堆叠三维半导体器件下部结构垂直芯栅电极穿过缓冲垂直半导体层图案上部区域下部区域

[发明专利]三维半导体存储器装置-CN201910074254.0在审
发明人：白石千;李星勋 -专利权人：三星电子株式会社
申请日： 2019-01-25 - 公布日： 2019-08-02 - 主分类号： H01L27/11524 文献下载
摘要：提供了一种三维半导体存储器装置，所述三维半导体存储器装置包括：栅极堆叠结构，位于基体基底上，所述栅极堆叠结构包括在与基体基底的表面垂直的方向上堆叠并且彼此分隔开的栅电极；贯通区，贯穿栅极堆叠结构并且被栅极堆叠结构围绕；以及第一垂直通道结构和第二垂直通道结构，位于贯通区的两侧上并且贯穿栅极堆叠结构，其中，贯通区位于第一垂直通道结构和第二垂直通道结构之间。
栅极堆叠结构垂直通道三维半导体存储器贯通区基底表面垂直装置提供栅电极贯穿堆叠分隔

[发明专利]集成电路器件及其制造方法-CN202310007843.3在审
发明人：江国诚;朱熙甯;陈冠霖;张家豪;王志豪 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-01-04 - 公布日： 2023-06-23 - 主分类号： H01L29/423 文献下载
摘要：集成电路器件包括在衬底上的纳米结构的第一垂直堆叠件、在衬底上的纳米结构的第二垂直堆叠件、在第一和第二垂直堆叠件之间并与第一和第二垂直堆叠件直接接触的壁结构、围绕纳米结构的三个侧的栅极结构和在纳米结构的第一垂直堆叠件旁边的源极
集成电路器件及其制造方法

[发明专利]形成微电子装置的方法及相关的微电子装置、存储器装置及电子系统-CN202180066840.6在审
发明人：刘海涛;K·R·帕雷克 -专利权人：美光科技公司
申请日： 2021-09-03 - 公布日： 2023-06-23 - 主分类号： H10B43/27 文献下载
摘要：一种微电子装置包括堆叠结构、单元支柱结构、有源主体结构、数字线结构及控制逻辑装置。所述堆叠结构包括垂直邻近阶层，所述垂直邻近阶层中的每一者包括导电结构及垂直邻近所述导电结构的绝缘结构。所述单元支柱结构垂直延伸穿过所述堆叠结构且各自包括沟道材料及水平插置于所述沟道材料与所述堆叠结构之间的外材料堆叠。所述有源主体结构垂直上覆于所述堆叠结构且与所述单元支柱结构的所述沟道材料接触。所述数字线结构垂直下伏于所述堆叠结构且经耦合到所述单元支柱结构。还描述存储器装置、电子系统及形成微电子装置的方法。
形成微电子装置方法相关存储器电子系统

[发明专利]三维半导体存储装置及其形成方法-CN201110059771.4有效
发明人：孙龙勋;李明范;黄棋铉;白昇宰;金重浩 -专利权人：三星电子株式会社
申请日： 2011-03-03 - 公布日： 2011-09-21 - 主分类号： H01L27/115 文献下载
摘要：该非易失性存储单元的串包括在基底上的非易失性存储单元的第一垂直堆叠件和在非易失性存储单元的第一垂直堆叠件上的串选择晶体管。非易失性存储单元的第二垂直堆叠件也设置在所述基底上，接地选择晶体管设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件邻近于非易失性存储单元的第一垂直堆叠件设置。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件以串联形式电连接，使得这些堆叠件可以作为单个NAND型存储单元的串而工作。
三维半导体存储装置及其形成方法

[发明专利]半导体器件以及包括该半导体器件的数据存储系统-CN202211103351.6在审
发明人：李昇珉;金俊亨;金江旻;任峻成 -专利权人：三星电子株式会社
申请日： 2022-09-09 - 公布日： 2023-03-14 - 主分类号： H10B43/10 文献下载
摘要：该半导体器件可以包括：半导体基板；在半导体基板上的外围电路结构；板图案，在外围电路结构上并具有间隙；以及堆叠结构，在板图案上并包括第一堆叠区域和第二堆叠区域。第一堆叠区域可以包括在垂直于半导体基板的上表面的垂直方向上堆叠的栅电极，第二堆叠区域可以包括导体堆叠区域和绝缘体堆叠区域两者，导体堆叠区域包括在垂直方向上堆叠的导电层，绝缘体堆叠区域包括在与导电层基本相同的高度水平处的模制绝缘层半导体器件还可以包括：垂直存储结构，延伸穿过第一堆叠区域；以及源极接触插塞，电连接到导体堆叠区域的导电层中的至少一个并接触板图案。
半导体器件以及包括数据存储系统

[发明专利]具有通用沟道布设的集成电路结构-CN202211397398.8在审
发明人： S·叶梅尼乔格鲁;T·加尼;X·王;L·P·古勒尔;C·H·华莱士;M·K·哈兰 -专利权人：英特尔公司
申请日： 2022-11-09 - 公布日： 2023-06-16 - 主分类号： H01L27/092 文献下载
摘要：在示例中，一种集成电路结构包括水平纳米线的第一垂直堆叠体，其具有第一宽度。水平纳米线的第二垂直堆叠体紧邻水平纳米线的第一垂直堆叠体并与之平行，并且具有比第一宽度大的第二宽度。水平纳米线的第三垂直堆叠体紧邻水平纳米线的第二垂直堆叠体并与之平行，并且具有该第一宽度。
具有通用沟道布设集成电路结构

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