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[发明专利]闪存器件浮栅的制作方法-CN202310637298.6在审
发明人：徐杰;马富林 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-05-31 - 公布日： 2023-08-11 - 主分类号： H01L21/28 文献下载
摘要：本申请涉及半导体集成电路制造技术领域，具体涉及一种N闪存器件浮栅的制作方法。所述闪存器件浮栅的制作方法包括以下步骤：在半导体衬底层上沉积多晶硅，形成浮栅多晶硅层；向所述浮栅多晶硅层中注入磷元素；通过加热氧化工艺激活所述浮栅多晶硅层中的磷元素，并在所述浮栅多晶硅层的表面形成用于阻挡磷元素析出的缓冲氧化层；待闪存器件冷却后，对所述闪存器件的浮栅多晶硅层进行平坦化。本申请能够避免在激活磷元素的过程中产生磷元素析出的问题，提高各个存储单元中浮栅的一致性，利于机台量产。
闪存器件制作方法

[发明专利]金属浮栅存储器及其制造方法-CN202310172513.X在审
发明人：顾珍;张磊;陈昊瑜 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-02-24 - 公布日： 2023-05-23 - 主分类号： H10B41/30 文献下载
摘要：本申请提供一种金属浮栅存储器及其制造方法，所述方法包括：步骤S1，提供一衬底，在衬底内形成沟槽；步骤S2，依次形成位于沟槽内并向上延伸的金属浮栅层和覆盖金属浮栅层侧壁的第一氮化硅层；步骤S3，形成位于沟槽内并向上延伸的源线层；步骤S4，形成覆盖金属浮栅层顶部的第二氮化硅层；步骤S5，在衬底上形成字线层，字线层覆盖金属浮栅层远离源线层的一侧。通过形成覆盖金属浮栅层侧壁的第一氮化硅层和覆盖金属浮栅层顶部的第二氮化硅层，可以防止金属浮栅层顶部区域的氧化，降低擦除电压，提升擦除速度。
金属存储器及其制造方法

[发明专利]一种改进的差分架构ETOXflash存储单元及存储器-CN201810089422.9在审
发明人：张立军;王子欧;季爱明;刘金陈;桑胜男;马亚奇;顾昌山;佘一奇;陈泽翔 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2018-07-20 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种改进的差分架构ETOX flash存储单元及存储器，该存储单元一包括对称分布的浮栅晶体管M1和浮栅晶体管M2，所述浮栅晶体管M1和浮栅晶体管M2上接源线SL控制电路模块，所述浮栅晶体管M1和浮栅晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述浮栅晶体管M1和浮栅晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述浮栅晶体管M1和浮栅晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述浮栅晶体管M1和浮栅晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。
浮栅晶体管存储单元位线控制电路模块存储器公共端控制栅架构灵敏放大电路对称分布恢复电路读操作跨接漏极源极源线改进

[发明专利]双向分裂栅与非闪存结构/阵列及其编程、擦除、读出和制造-CN200610084065.4有效
发明人： F·高;Y·－F·林;J·W·库克西;C·陈;Y·威德贾杰;D·李 -专利权人：硅存储技术公司
申请日： 2006-05-19 - 公布日： 2007-04-11 - 主分类号： H01L27/115 文献下载
摘要：在第一导电类型的半导体衬底上形成分裂栅NAND闪存结构。该NAND结构包括所述衬底内的第二导电类型的第一区和第二导电类型的第二区，所述第二区与所述第一区彼此分隔，从而界定它们之间的沟道区。多个浮置栅彼此分隔，且各浮置栅均与所述沟道区绝缘。多个控制栅彼此分隔，且各控制栅均与上述沟道区绝缘。各控制栅位于一对浮置栅之间且电容性耦合到该对浮置栅。多个选择栅彼此分隔，且各选择栅均与上述沟道区绝缘。各选择栅位于一对浮置栅之间。
双向分裂闪存结构阵列及其编程擦除读出制造

[发明专利]提高闪存中控制栅极对浮栅耦合系数的方法-CN201210576924.7在审
发明人：张雄 -专利权人：上海宏力半导体制造有限公司
申请日： 2012-12-26 - 公布日： 2013-04-03 - 主分类号： H01L21/8247 文献下载
摘要：本发明提供了一种提高闪存中控制栅极对浮栅耦合系数的方法，包括：浮栅层形成步骤，用于在硅片的有源区两侧形成高于有源区表面的浅沟槽隔离，并在有源区表面上依次形成栅极氧化物层和浮栅层；附加层形成步骤，用于在浮栅层表面以及浅沟槽隔离表面形成附加层；侧壁隔离物形成步骤，用于刻蚀附加层，从而在浅沟槽隔离的侧壁上形成侧壁隔离物；浮栅层刻蚀步骤，用于利用侧壁隔离物对浮栅层进行刻蚀，从而在浮栅层中形成凹槽；侧壁隔离物去除步骤，用于去除侧壁隔离物。
提高闪存控制栅极耦合系数方法

[发明专利]P型MOS闪存存储单元、存储器及其制备方法-CN201510689863.9在审
发明人：孙艳辉;张冠 -专利权人：中芯国际集成电路制造（北京）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2015-10-22 - 公布日： 2017-05-03 - 主分类号： H01L29/788 文献下载
摘要：本发明提供一种P型MOS闪存存储单元、存储器及其制备方法，所述P型MOS闪存存储单元包括浮栅，所述浮栅包括浮栅多晶硅层，所述浮栅多晶硅层为P型掺杂多晶硅层。采用P型多晶硅层作为浮栅，由于P型多晶硅层中的电子及空穴均位于能量较低的价带或导带与价带之间的带隙中，电子从所述浮栅跃迁至隧穿氧化层及半导体衬底需要较大的能力，可以有效地防止电子从浮栅中的流失，进而改善器件的数据存储性能
mos 闪存存储单元存储器及其制备方法

[发明专利]一种多次可编程(MTP)存储单元结构及其制作方法-CN201710386417.X有效
发明人：朱明皓;李瑞钢 -专利权人：智瑞佳（苏州）半导体科技有限公司
申请日： 2017-05-26 - 公布日： 2021-12-17 - 主分类号： H01L27/11521 文献下载
摘要：本发明揭示了一种多次可编程(MTP)存储单元结构及其制备方法，包括栅极层(1)、衬底层(4)和位于栅极层(1)与衬底层(4)之间的浮栅层(5)，在栅极层(1)与浮栅层(5)之间、以及浮栅层(5)与衬底层(4)之间分别设有氧化层(3)，其特征在于：所述浮栅层(5)分成若干块子浮栅层(7)，且相邻两块子浮栅层(7)之间填充有绝缘介质(8)。本发明旨在增强多次可编程(MTP)存储单元的可靠性，减小老化对浮栅器件的影响，提升器件的使用寿命。
一种多次可编程 mtp 存储单元结构及其制作方法

[发明专利]分栅快闪存储单元及其制备方法-CN202210039241.1在审
发明人：王旭峰;于涛;李冰寒 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-01-13 - 公布日： 2022-04-22 - 主分类号： H01L29/788 文献下载
摘要：本发明提供了一种分栅快闪存储单元及其制备方法，包括：衬底；沟槽，位于所述衬底内；源线层，位于所述沟槽内，且将所述沟槽分隔为两个子沟槽；第一分栅结构及第二分栅结构，分别包括第一浮栅及第二浮栅，所述第一浮栅及所述第二浮栅分别填充两个所述子沟槽并延伸覆盖所述衬底的部分表面，所述第一浮栅及所述第二浮栅的顶部高于所述源线层；擦除栅，位于所述源线层上；源区，位于所述源线层的下方的衬底内，且与所述源线层电性连接；本发明利于分栅快闪存储单元的尺寸缩减。
分栅快闪存单元及其制备方法

[发明专利]测量浮栅器件的耦合系数的方法-CN201210049220.4有效
发明人：张雄;尹晓冉 -专利权人：上海宏力半导体制造有限公司
申请日： 2012-02-28 - 公布日： 2012-07-18 - 主分类号： H01L21/66 文献下载
摘要：一种测量浮栅器件的耦合系数的方法，通过对浮栅器件的控制栅、选择栅、源区、半导体衬底所对应的端口进行两两测量，获得保持对应的栅致漏电流不变的情况下，所对应的两个端口的电压变化量之间的关系式，根据所述多个关系式，得到控制栅、选择栅、源区、半导体衬底分别与浮栅之间的耦合系数。本发明的测量浮栅器件的方法简单，通过多个关系式，求解多个未知数，可以方便有效的计算得出与浮栅器件相邻的元件对其的耦合系数；用于测量所述浮栅器件的耦合系数的测试设备只需2-3个测试端口即可，对所述测试设备的要求较低
测量器件耦合系数方法

[发明专利]非易失性存储装置-CN97103086.3无效
发明人：崔雄林;罗庚晚 -专利权人： LG半导体株式会社
申请日： 1997-03-24 - 公布日： 2004-07-14 - 主分类号： G11C14/00 文献下载
摘要：一非易失性存储装置，包括在编程中用于存储电荷载流子的浮置栅，在编程中通过向浮置栅注入由外界引入的电荷载流子而执行编程的编程栅、在擦除中将存储在浮栅中的电荷载流子排放到外界的擦除栅、在编程中控制由编程栅向浮置栅提供的电荷载流子量的控制栅、以及在编程中校验由编程栅提供的电荷载流子量的校验部分。
非易失性存储装置

[发明专利]非易失性存储装置-CN03158490.X无效
发明人：崔雄林;罗庚晚 -专利权人： LG半导体株式会社
申请日： 1997-03-24 - 公布日： 2004-05-12 - 主分类号： H01L27/115 文献下载
摘要：一非易失性存储装置，包括在编程中用于存储电荷载流子的浮置栅，在编程中通过向浮置栅注入由外界引入的电荷载流子而执行编程的编程栅、在擦除中将存储在浮栅中的电荷载流子排放到外界的擦除栅、在编程中控制由编程栅向浮置栅提供的电荷载流子量的控制栅、以及在编程中校验由编程栅提供的电荷载流子量的校验部分。
非易失性存储装置

[发明专利]分栅快闪存储单元及其制备方法-CN202210039247.9在审
发明人：王旭峰;于涛;李冰寒 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-01-13 - 公布日： 2022-04-22 - 主分类号： H01L29/788 文献下载
摘要：本发明提供了一种分栅快闪存储单元及其制备方法，包括：衬底；第一分栅结构和第二分栅结构，均包括浮栅、控制栅及字线栅，其中所述浮栅和所述控制栅依次堆叠于所述衬底上，所述字线栅位于所述浮栅和所述控制栅外侧的所述衬底上，且所述字线栅与所述控制栅的至少部分侧面接触以与所述控制栅电性连接，所述字线栅与所述浮栅之间通过介质绝缘；擦除栅，位于所述第一分栅结构和所述第二分栅结构之间；本发明利于分栅快闪存储单元的尺寸缩减。
分栅快闪存单元及其制备方法

[发明专利]分栅式闪存单元以及分栅式闪存装置-CN201210191282.9在审
发明人：顾靖 -专利权人：上海宏力半导体制造有限公司
申请日： 2012-06-11 - 公布日： 2012-09-26 - 主分类号： H01L27/115 文献下载
摘要：本发明提供了一种分栅式闪存单元以及分栅式闪存装置。分栅式闪存单元包括：源极和漏极，位于源极和漏极之间的分栅结构，所述分栅结构包括布置在衬底上的介质层上的层叠的第一浮栅和第一控制栅极，其中第一浮栅和第一控制栅极之间布置了介质层，所述分栅结构还包括布置在衬底上的介质层上的层叠的第二浮栅和第二控制栅极，其中第二浮栅和第二控制栅极之间布置了介质层，并且第一浮栅和第一控制栅极的叠层与第二浮栅和第二控制栅极的叠层并排布置。位线区域布置在第一浮栅和第一控制栅极的叠层与第二浮栅和第二控制栅极的叠层之间。第一擦除栅极处于源极上方，第二擦除栅极处于漏极上方，第一擦除栅极和第二擦除栅极与衬底之间布置了介质层。
分栅式闪存单元以及装置

[发明专利]存储单元及其形成方法-CN201610079607.2有效
发明人：洪波;张帅 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2016-02-03 - 公布日： 2019-09-27 - 主分类号： H01L27/11519 文献下载
摘要：一种存储单元及其形成方法，形成方法包括：提供衬底，衬底内具有阱区；在衬底的阱区表面形成分立的选择栅结构、浮栅结构和伪栅结构；以选择栅结构、浮栅结构和伪栅结构为掩膜，在衬底的阱区内形成第一轻掺杂区、第二轻掺杂区和第三轻掺杂区，第一轻掺杂区和第二轻掺杂区位于选择栅结构两侧，且第二轻掺杂区位于相邻选择栅结构和浮栅结构之间，第三轻掺杂区位于相邻浮栅结构和伪栅结构之间；之后，在选择栅结构、浮栅结构和伪栅结构的侧壁表面以及部分衬底表面形成侧墙；以浮栅结构、伪栅结构和侧墙为掩膜，在第三轻掺杂区内形成源区，第三轻掺杂区包围源区。
存储单元及其形成方法

[发明专利]EEPROM的结构及其制造方法-CN201310718608.3在审
发明人：吴永杰;张可钢;陈华伦 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2013-12-23 - 公布日： 2015-06-24 - 主分类号： H01L27/115 文献下载
摘要：本发明公开了一种EEPROM的结构，其浮栅采用U形结构，分为相互连接的上、下两个部分，上半部分浮栅的宽度大于下半部分浮栅的宽度；上半部分浮栅的下方为器件沟道区，沟道长度为上半部分浮栅的宽度；下半部分浮栅的下方开有贯通整个有源区的长条形隧道窗口图形本发明还公开了上述结构的EEPROM的制造方法，该方法在厚栅氧化膜形成后，刻蚀隧道窗口前，借助隧道窗口掩膜版进行离子注入；在U形浮栅形成后，再进行自对准源漏离子注入。本发明通过优化EEPROM浮栅的结构，并相应优化隧道窗口的结构和EEPROM的制造工艺，降低了制造工艺的波动性，提高了EEPROM存储器的性能。
eeprom 结构及其制造方法