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[发明专利]双端读写的存储装置-CN202310935176.5在审
发明人：季金华;刘金陈;刘湖云 -专利权人：合芯科技（苏州）有限公司;合芯科技有限公司
申请日： 2023-07-27 - 公布日： 2023-10-17 - 主分类号： G11C8/10 文献下载
摘要：本申请提供一种双端读写的存储装置，包括：放大模块、第一开关单元、第二开关单元、第三开关单元、地址译码电路、写入位线、互补写入位线、读出驱动电路和读出位线，第一开关单元与写入位线和放大模块的第一端连接，第一开关单元的控制端连接地址译码电路，第一开关单元包括第一PMOS管，第二开关单元与互补写入位线和放大模块的第二端连接，第二开关单元的控制端连接地址译码电路，第二开关单元包括第二PMOS管，读出驱动电路的输入端连接存储节点，读出驱动电路的控制端连接地址译码电路，读出驱动电路的输出端连接读出位线。
读写存储装置

[发明专利]电路仿真数据搜集方法、系统、介质及电子设备-CN202310826640.7在审
发明人：李明珍;马亚奇;季金华;刘湖云;刘金陈 -专利权人：合芯科技（苏州）有限公司;合芯科技有限公司
申请日： 2023-07-06 - 公布日： 2023-10-13 - 主分类号： G06F30/367 文献下载
摘要：本申请提供一种电路仿真数据搜集方法、系统、介质及电子设备；所述电路仿真数据搜集方法包括：获取搜集分析方式脚本和电路仿真数据集；根据用户需求和搜集分析方式脚本自定义目标配置文件；目标配置文件包括数据搜集指令；调用搜集分析方式脚本解析目标配置文件，以实现基于数据搜集指令从电路仿真数据集中搜集目标数据；目标数据与数据搜集指令相对应；本申请通过编写一套适用所有仿真数据搜集的搜集分析方式脚本，及根据用户需求自定义目标配置文件，能够满足用户的多种不同需求；当用户的需求发生改变时，不需要修改或者重新编写对应的功能脚本去实现相应的搜集及分析功能，节省了人力，且提高了仿真数据搜集的效率。
电路仿真数据搜集方法系统介质电子设备

[发明专利]一种寄存器堆的时序测试电路及芯片-CN202310686313.6在审
发明人：顾昌山;季金华;刘金陈;姬茹茹;李明珍;马亚奇 -专利权人：合芯科技有限公司;北京市合芯数字科技有限公司
申请日： 2023-06-09 - 公布日： 2023-09-15 - 主分类号： G11C29/56 文献下载
摘要：本发明提供一种寄存器堆的时序测试电路及芯片包括：使能控制模块基于测试使能信号与粗调选择信号生成对应的粗调控制信号，基于细调选择信号与测试使能信号生成两组细调控制信号；延迟链调节模块基于测试使能信号、粗调控制信号及第一组细调控制信号生成用于粗调的第一延迟时间信号，基于第二组细调控制信号生成用于细调的第二延迟时间信号；数据获取模块通过对比所述读数据信号与第二延迟时间信号的时序调节第二延迟时间信号，从而使寄存器堆中的数据被正常锁存。采用粗调与细调相结合的方式最大限度地提高寄存器堆的时序测试的精度，结构简单，操作简便，测量精度接近工艺的极限，具有广泛的适用性。
一种寄存器时序测试电路芯片

[发明专利]灵敏放大模块、读出电路及存储器-CN202310728383.3在审
发明人： 刘金陈;马亚奇;季金华;顾昌山;李明珍;姬茹茹 -专利权人：合芯科技（苏州）有限公司;合芯科技有限公司
申请日： 2023-06-19 - 公布日： 2023-09-01 - 主分类号： G11C11/4091 文献下载
摘要：本发明提供一种灵敏放大模块、读出电路及存储器，包括：锁存单元、传输门、第一传输单元及第二传输单元；锁存单元的第一存锁存节点通过第一传输单元连接第一位线，第二锁存节点通过第二传输单元连接第二位线；传输门的一端连接锁存结构的零电位参考点，另一端接地，用于拉低零电位参考点，放大输入的信号；第一传输单元、第二传输单元及传输门受控于灵敏放大模块的使能信号。本发明采用传输门作为下拉开关，导通电阻小，在增加导通能力的同时也能减小导通功耗，提供高效的输出驱动能力；可采用单端读出的方式，减小反相器数量，进而减小面积；同时还可从反相器级数较少的一端读出数据，进一步提高速度、减小面积。
灵敏放大模块读出电路存储器

[发明专利]存储单元、存储器、电子产品及数据写入方法-CN202310597353.3在审
发明人：季金华;刘金陈;顾昌山;姬茹茹;李明珍;马亚奇 -专利权人：合芯科技有限公司;上海合芯数字科技有限公司
申请日： 2023-05-24 - 公布日： 2023-08-22 - 主分类号： G11C11/416 文献下载
摘要：本发明提供一种存储单元、存储器、电子产品及数据写入方法，存储单元包括：存储模块，连接第一写位线及第二写位线，并受控于写字线，用于存储数据；下拉模块，一端连接存储模块，另一端接地，用于调节存储模块的零电位参考点的电压；下拉模块与存储模块的开关状态相反；平衡模块，连接于第一、第二存储节点之间；读出模块，基于读字线信号将存储单元中存储的数据传输至读位线。本发明将第一与第二写位线的电压差配置为预设值，再通过放大实现数据写入，可有效加快数据写入的速度，且整个存储单元的功耗也大大降低。
存储单元存储器电子产品数据写入方法

[发明专利]一种SRAM存储器-CN201810090265.3有效
发明人：王子欧;张立军;朱灿焰;马亚奇;顾昌山;佘一奇;桑胜男;刘金陈 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2021-11-23 - 主分类号： G11C11/419 文献下载
摘要：本发明公开了一种SRAM存储器，包括跟踪时钟发生器以及对称分布的两个SRAM阵列，每个SRAM阵列的上部均设有一跟踪行，外侧均设有一跟踪列，每个SRAM阵列的上方位于跟踪行的外侧设有一时序追踪单元dummy cell，每个SRAM阵列的下方设有一dummy SA读出放大器，跟踪时钟发生器的输出端INTERNAL‑CLK分别经两条穿过跟踪行的跟踪字线与两侧的时序追踪单元dummy cell连接，每个时序追踪单元dummy cell经一条穿过跟踪列的跟踪位线与dummy SA读出放大器连接，dummy SA读出放大器的输出端经一判决器连接到跟踪时钟发生器的输入端，还包括基于dummy SA读出放大器的PBTI保护电路。本发明不仅能降低存储器由于跟踪路径导致失效的概率，增加追踪操作的准确性，还能消除PBTI效应的影响，提高电路的可靠性。
一种 sram 存储器

[实用新型]一种阻类存储器预放大灵敏放大电路-CN201920611957.8有效
发明人： 刘金陈;张一平;王子欧 -专利权人：苏州大学
申请日： 2019-04-30 - 公布日： 2019-11-15 - 主分类号： G11C13/00 文献下载
摘要：本实用新型公开了一种阻类存储器预放大灵敏放大电路，通过将第一反相器和第二反相器组成放大器锁存结构，其中，第一传输门的输入端连接到第一位线BL，第一传输门的输出端分别连接到第一反相器的输出端和第二反相器的输入端，第二传输门的输入端连接到第二位线BLB，第二传输门的输出端分别连接到第一反相器的输入端和第二反相器的输出端；NMOS管MN3的源极分别连接到第一反相器的接地端和第二反相器的接地端，NMOS管MN3的漏极接地，NMOS管MN3的栅极连接到第三反相器输出端的使能信号Venb，反相器的输入端接使能信号Ven；第一传输门和第二传输门均由使能信号Ven和Venb进行控制。本实用新型能够有效增加阻类存储器灵敏放大的预放大能力。
反相器传输门输出端使能信号输入端本实用新型输入端连接存储器接地端预放大位线放大器灵敏放大电路栅极连接接地漏极锁存源极灵敏放大输出

[发明专利]一种阻类存储器预放大灵敏放大电路-CN201910358687.9在审
发明人： 刘金陈;张一平;王子欧 -专利权人：苏州大学
申请日： 2019-04-30 - 公布日： 2019-07-09 - 主分类号： G11C13/00 文献下载
摘要：本发明公开了一种阻类存储器预放大灵敏放大电路，通过将第一反相器和第二反相器组成放大器锁存结构，其中，第一传输门的输入端连接到第一位线BL，第一传输门的输出端分别连接到第一反相器的输出端和第二反相器的输入端，第二传输门的输入端连接到第二位线BLB，第二传输门的输出端分别连接到第一反相器的输入端和第二反相器的输出端；NMOS管MN3的源极分别连接到第一反相器的接地端和第二反相器的接地端，NMOS管MN3的漏极接地，NMOS管MN3的栅极连接到第三反相器输出端的使能信号Venb，反相器的输入端接使能信号Ven；第一传输门和第二传输门均由使能信号Ven和Venb进行控制。本发明能够有效增加阻类存储器灵敏放大的预放大能力。
反相器传输门输出端存储器使能信号输入端预放大灵敏放大电路输入端连接接地端位线放大器栅极连接接地漏极锁存源极灵敏放大输出

[发明专利]一种改进的差分架构SONOS Flash存储单元及存储器-CN201810089420.X在审
发明人：张立军;季爱明;吴澄;陈泽翔;桑胜男;马亚奇;刘金陈;佘一奇 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2018-10-26 - 主分类号： G11C16/26 文献下载
摘要：本发明公开了一种改进的差分架构SONOS Flash存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
存储单元存储器公共端架构读取灵敏放大器对称分布恢复电路基准电路匹配问题栅极相连跨接漏极位线源极源线字线改进

[发明专利]基于串联晶体管型的改进的差分架构OTP存储单元及存储器-CN201810258795.4在审
发明人：张立军;吴澄;王子欧;鲁征浩;陈泽翔;李有忠;刘金陈 -专利权人：苏州大学
申请日： 2018-03-27 - 公布日： 2018-09-11 - 主分类号： G11C17/12 文献下载
摘要：本发明公开了一种基于串联晶体管型的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二两管串联型OTP存储单元，第一两管串联型OTP存储单元包括串联的PMOS晶体管MP1和PMOS晶体管MP2，第二两管串联型OTP存储单元包括串联的PMOS晶体管MP3和PMOS晶体管MP4，第一两管串联型OTP存储单元和第二两管串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
存储单元串联型控制电路模块串联晶体管存储器公共端串联架构灵敏放大电路读取存储寿命对称结构恢复电路基准电路匹配问题跨接位线源线字线改进

[发明专利]基于串联晶体管型的改进的差分架构Nor flash存储单元及存储器-CN201810257784.4在审
发明人：张立军;王子欧;鲁征浩;李有忠;刘金陈;陈泽翔 -专利权人：苏州大学
申请日： 2018-03-27 - 公布日： 2018-09-07 - 主分类号： G11C16/26 文献下载
摘要：本发明公开了一种基于串联晶体管型的改进的差分架构Nor flash存储单元及存储器，包括对称分布的第一、第二两管串联型Nor flash单元，第一两管串联型Nor flash单元包括PMOS晶体管M1和浮栅晶体管M2，第二两管串联型Nor flash单元包括PMOS晶体管M3和浮栅晶体管M4，第一、第二两管串联型Nor flash单元上接位线BL控制电路模块和灵敏放大电路模块，下接源线SL控制电路模块，PMOS晶体管M1和M3的漏极作为存储单元的两根位线，浮栅晶体管M2和M4的控制栅作为存储单元的两根字线，源极作为存储单元的两根源线；还包括跨接在两根位线的公共端以及PMOS晶体管M1和M3的栅极的公共端之间的NBTI恢复电路。本发明能有效改善NBTI效应的影响，极大增加存储单元的可靠性及存储寿命。
存储单元串联型浮栅晶体管位线控制电路模块串联晶体管存储器公共端架构灵敏放大电路存储寿命对称分布恢复电路控制栅跨接漏极源极源线字线改进

[发明专利]一种改进的差分架构ETOXflash存储单元及存储器-CN201810089422.9在审
发明人：张立军;王子欧;季爱明;刘金陈;桑胜男;马亚奇;顾昌山;佘一奇;陈泽翔 -专利权人：苏州大学
申请日： 2018-01-30 - 公布日： 2018-07-20 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种改进的差分架构ETOX flash存储单元及存储器，该存储单元一包括对称分布的浮栅晶体管M1和浮栅晶体管M2，所述浮栅晶体管M1和浮栅晶体管M2上接源线SL控制电路模块，所述浮栅晶体管M1和浮栅晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述浮栅晶体管M1和浮栅晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述浮栅晶体管M1和浮栅晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述浮栅晶体管M1和浮栅晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
浮栅晶体管存储单元位线控制电路模块存储器公共端控制栅架构灵敏放大电路对称分布恢复电路读操作跨接漏极源极源线改进

[发明专利]基于熔丝特性的改进的差分架构OTP存储单元及存储器-CN201810258826.6在审
发明人：鲁征浩;张立军;王子欧;陈泽翔;李有忠;刘金陈 -专利权人：苏州大学
申请日： 2018-03-27 - 公布日： 2018-07-20 - 主分类号： G11C17/16 文献下载
摘要：本发明公开了一种基于熔丝特性的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二晶体管熔丝串联型OTP存储单元，第一晶体管熔丝串联型OTP存储单元包括串联的PMOS晶体管MP1和熔丝R1，第二晶体管熔丝串联型OTP存储单元包括PMOS晶体管MP2和熔丝R2，第一晶体管熔丝串联型OTP存储单元和第二晶体管熔丝串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
存储单元熔丝串联型晶体管控制电路模块存储器公共端架构灵敏放大电路读取存储寿命对称结构恢复电路基准电路匹配问题跨接位线源线字线串联改进

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