“半浮栅”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果502284个，建议您升级VIP下载更多相关专利

[发明专利]闪存结构及其制作方法-CN202310089450.1在审
发明人：曹子贵 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2023-01-31 - 公布日： 2023-06-06 - 主分类号： H10B41/00 文献下载
摘要：本发明提供一种闪存结构及其制作方法，包括：在衬底上形成栅氧层和浮栅多晶硅层后，在隔离结构制作前形成包裹浮栅多晶硅层的氮化硅牺牲层，并在在隔离结构制作后去除氮化硅牺牲层，在浮栅多晶硅层和隔离结构之间形成间隙，进而后续形成的栅间介质层和控制栅多晶硅层依次覆盖浮栅多晶硅层并填充间隙，使控制栅多晶硅层包裹使浮栅多晶硅层，增加控制栅和浮栅的表面重叠面积，提高控制栅和浮栅的耦合电容，从而提升闪存器件的编程效率。进一步的，在浮栅多晶硅层和隔离结构之间形成的牺牲层，相当于一道氮化硅侧墙，避免浮栅在STI形成线性氧化层时被氧化，消除浮栅的Smiling效应。
闪存结构及其制作方法

[发明专利]分栅式闪存及其形成方法-CN201210476512.6有效
发明人：顾靖 -专利权人：上海宏力半导体制造有限公司
申请日： 2012-11-21 - 公布日： 2013-02-20 - 主分类号： H01L27/115 文献下载
摘要：一种分栅式闪存，包括：半导体衬底，位于所述半导体衬底表面的字线，位于所述字线两侧的两个分立的存储位单元，所述两个存储位单元与字线之间具有隧穿氧化层；所述存储位单元包括位于所述半导体衬底表面的第一绝缘层、位于所述第一绝缘层表面的浮栅，位于所述浮栅表面的第二绝缘层，位于所述第二绝缘层表面的控制栅和覆盖所述浮栅、控制栅的侧墙结构；所述浮栅包括第一浮栅和第二浮栅，所述第一浮栅与字线的间距大于所述第二浮栅与字线的间距由于第一浮栅与字线的间距比现有技术的大，使得所述浮栅和字线之间的耦合电容比现有技术的小，使得字线和浮栅之间的耦合电容尽可能的小，从而改进了闪存的擦除和读写的效率。
分栅式闪存及其形成方法

[发明专利]闪存器件及其制作方法-CN201911090126.1有效
发明人：薛广杰;胡华;李赟 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2019-11-08 - 公布日： 2022-04-08 - 主分类号： H01L27/11517 文献下载
摘要：本发明提供了一种闪存器件及其制作方法，在浮栅材料层上形成氧化层，平坦化所述氧化层与所述浮栅材料层之后，所述存储区内剩余的浮栅材料层形成浮栅且外围区保留有部分厚度的所述浮栅材料层，以所述浮栅和所述外围区保留的部分厚度的浮栅材料层为掩膜刻蚀所述浮栅之间的隔离结构，能够节省图形化工艺，避免了由于光刻胶图形化造成的缺陷，并且降低了生产成本，同时提高了浮栅的均一性。
闪存器件及其制作方法

[发明专利]浮栅型分栅闪存器件及其制备方法-CN202210986808.6在审
发明人：许昭昭 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-08-17 - 公布日： 2022-11-22 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种浮栅型分栅闪存器件及其制备方法，其中器件包括：衬底；浮栅氧化层、台阶型浮栅多晶硅层；ONO介质层；源端侧墙；第一侧墙；源端多晶硅层；保护层；第二侧墙；选择栅氧化硅层、选择栅多晶硅层和第三侧墙本申请通过利用源端侧墙在浮栅多晶硅层的左、右、上三个方向对浮栅多晶硅层形成包裹，增加源端侧墙和浮栅多晶硅层的交叠面积，可以在微缩闪存器件的尺寸的同时提高SL‑FG的耦合系数；进一步的，本申请通过将浮栅多晶硅层的内外做成厚度不同的台阶形貌，增厚内侧浮栅多晶硅层的厚度，同时减薄外侧浮栅多晶硅层的厚度，使得选择栅至浮栅的有效交叠面积基本不变，同时选择栅对浮栅的外侧上角形成包裹，提高器件的擦除效率。
浮栅型分栅闪存器件及其制备方法

[发明专利]一种低功耗二维材料半浮栅存储器及其制备方法-CN202010401243.1在审
发明人：朱宝;陈琳;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2020-05-13 - 公布日： 2020-08-14 - 主分类号： H01L27/11521 文献下载
摘要：本发明属于集成电路存储器技术领域，具体为一种低功耗二维材料半浮栅存储器及其制备方法。本发明的半浮栅存储器，采用高介电常数材料作为阻挡层和隧穿层，可以在满足等效氧化层厚度的前提下，减小漏电流，从而降低功耗；采用PTCDA作为在二维材料表面生长高介电常数材料的缓冲层，可以抑制位阻效应，增大成核密度
一种功耗二维材料半浮栅存储器及其制备方法

[发明专利]复位侧壁浮栅存储结构闪存-CN200710170536.8无效
发明人：张博;孔蔚然 -专利权人：上海宏力半导体制造有限公司
申请日： 2007-11-16 - 公布日： 2008-04-09 - 主分类号： H01L29/788 文献下载
摘要：一种复位侧壁浮栅存储结构闪存，包括衬底、形成于衬底上的源/漏区以及隧道氧化层、形成于隧道氧化层上的栅极，所述的栅极由堆栈浮栅、堆栈绝缘层、控制栅自下而上一次淀积而成，栅极的侧面有侧壁浮栅，包括形成于堆栈浮栅侧面的侧壁绝缘层、形成于侧壁绝缘层外侧的浮栅、形成于浮栅外侧的浮栅绝缘层，以及侧壁浮栅外围的绝缘膜。
复位侧壁存储结构闪存

[发明专利]NORD Flash器件及其制作方法-CN202110647549.X在审
发明人：张剑;熊伟;陈华伦 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-06-09 - 公布日： 2021-10-08 - 主分类号： H01L27/11521 文献下载
摘要：该NORD Flash器件包括衬底、字线多晶硅、浮栅、控制栅；浮栅的底部设置在衬底中，第一浮栅和第二浮栅的底部与衬底之间分别设置有耦合氧化层，第一浮栅和第二浮栅的顶部高于衬底表面；浮栅上方依次设置有极间介质层、控制栅、字线侧墙；字线多晶硅的底部位于第一浮栅和第二浮栅之间；字线多晶硅与衬底、浮栅、极间介质层、控制栅、字线侧墙之间设置有隧穿氧化层；隧穿氧化层的外侧还设置有第一介质层和第二介质层；解决了小尺寸NORD
nord flash 器件及其制作方法

[发明专利]分栅闪存的操作方法-CN200910049791.6有效
发明人：顾靖;曹子贵;孔蔚然 -专利权人：上海宏力半导体制造有限公司
申请日： 2009-04-22 - 公布日： 2009-12-02 - 主分类号： G11C16/10 文献下载
摘要：本发明公开一种分栅闪存单元的操作方法，所述分栅闪存单元包括栅极、在所述栅极一侧的第一浮栅以及第一浮栅上的第一控制栅、在所述栅极另一侧的第二浮栅以及第二浮栅上的第二控制栅、位于所述第一浮栅外侧的源极端、位于所述第二浮栅外侧的漏极端，当对所述第一浮栅编程时，调整施加在所述第二控制栅的电压，保持所述源极端流向漏极端形成的沟道电流为一恒定值，所述恒定值为1毫安～100毫安。其有益效果是：当第一浮栅为编程状态时，调整在第二控制栅的电压，保持所述源极端流向漏极端形成的沟道电流为一恒定值，从而可以大幅度降低施加所述第二控制栅上的电压，避免第二浮栅下的热电子进入第二浮栅内，保持了第二浮栅的电荷状态的稳定
闪存操作方法

[发明专利]屏蔽浮栅隧穿元件结构-CN200780031191.6无效
发明人： A·卡尔尼斯基;J·M·卡鲁索 -专利权人：英特赛尔美国股份有限公司
申请日： 2007-08-20 - 公布日： 2009-08-12 - 主分类号： H01L21/8247 文献下载
摘要：一种用于屏蔽浮栅隧穿元件的方法和对应的结构。该方法包括：使用标准CMOS工艺在由形成于基板中被场氧化物包围的第一和第二掺杂阱区所限定的两个有源区中将浮栅置于栅氧化物上，并且形成浮栅屏蔽层以封闭该浮栅。该浮栅包括第一掺杂阱区中有源区上的第一浮栅部件以及第二掺杂阱区中有源区上的第二浮栅部件。第一浮栅部件显著小于第二浮栅部件以便于为在第一掺杂阱区与第一浮栅部件之间发生的Fowler-Nordheim隧穿提供足够的电压耦合。该隧穿的方向由施加到所掺杂阱区之一的高电压确定。
屏蔽浮栅隧穿元件结构

[发明专利]一种浮栅结构及其制备方法-CN201810456516.5在审
发明人：曹开玮 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2018-05-14 - 公布日： 2018-08-24 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及半导体技术领域，尤其涉及一种浮栅结构，包括：衬底；阵列式的多个浮栅单元结构，形成于衬底的上表面；浅槽隔离结构，形成于浮栅单元结构之间并延伸至衬底中，用于将相邻的浮栅单元结构隔离开；其中，每个浮栅单元结构的顶部形成有一凹槽；以及一种浮栅结构的制备方法；能够在形成的每个浮栅单元结构的顶部形成凹槽，从而扩大每个浮栅单元结构的顶部的电容藕荷率。
单元结构浮栅浮栅结构衬底制备半导体技术领域浅槽隔离结构电容上表面阵列式隔离延伸

[发明专利]闪存浮栅的制作方法-CN202310476350.4在审
发明人：孔蔚然;高毅;左睿昊 -专利权人：上海华虹宏力半导体制造有限公司;华虹半导体（无锡）有限公司
申请日： 2023-04-27 - 公布日： 2023-07-25 - 主分类号： H10B41/30 文献下载
摘要：本发明提供一种闪存浮栅的制作方法，包括：提供衬底，刻蚀部分厚度的衬底形成沟槽并定义出有源区；采用HARP工艺形成隔离介质，隔离介质填充沟槽且包括高出衬底的隔离凸起部；形成浮栅层，浮栅层覆盖衬底和隔离凸起部的上表面和侧面；在浮栅层表面依次形成隔离层和多晶硅层；去除隔离凸起部上表面所在平面以上的浮栅层、隔离层和多晶硅层；刻蚀去除剩余的多晶硅层以及隔离凸起部周侧的浮栅层；去除隔离层，剩余的浮栅层构成浮栅。实现了浮栅层在有源区后形成，隔离介质采用HARP工艺，保证了与逻辑工艺兼容。浮栅层表面形成隔离层和多晶硅层，避免重掺杂的浮栅层裸露带来污染。隔离层保护有源区内位于隔离层与衬底之间的浮栅层不被刻蚀。
闪存制作方法

[发明专利]闪存单元结构及其制作方法-CN201110301446.4有效
发明人：王军;周玮;蔡建祥;许宗能 -专利权人：无锡华润上华科技有限公司
申请日： 2011-09-28 - 公布日： 2013-04-10 - 主分类号： H01L27/115 文献下载
摘要：一种闪存单元结构，包括半导体基层和依次层叠在半导体基层上的隧穿氧化层、浮栅、绝缘介质层和控制栅，浮栅的侧壁表面植入有阻挡离子层。闪存单元结构的制作方法包括以下步骤：在半导体基层上形成依序层叠的隧穿氧化层和浮栅；在浮栅上形成依序层叠的绝缘介质层和控制栅；向浮栅的侧壁植入阻挡离子，形成浮栅的侧壁表面的阻挡离子层。当浮栅处于保持载流子的状态时，浮栅侧壁的阻挡离子层提高了载流子从浮栅逃逸的势垒高度，从而提高了闪存单元结构保存信息的持久性和使用寿命。
闪存单元结构及其制作方法

[发明专利]一种NOR闪存器件及其制备方法-CN201810186542.0有效
发明人：熊涛;刘钊;许毅胜;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2018-03-07 - 公布日： 2021-07-02 - 主分类号： H01L27/11517 文献下载
摘要：本发明公开了一种NOR闪存器件及其制备方法，其中，NOR闪存器件，包括依次层叠的衬底、隧穿氧化层、浮栅层、介电层和控制栅层；至少一个贯穿控制栅层和介电层的浮栅过孔，浮栅过孔位于有源区，用于暴露出浮栅层，以引出浮栅电极；至少一个有源区阻挡结构，有源区阻挡结构设置于衬底和介电层之间，用于在对浮栅层的化学机械抛光工艺中，减少浮栅过孔暴露出的浮栅层的磨损。本发明的技术方案，通过增设有源区阻挡结构，可以有效的降低化学机械抛光工艺对其周围浮栅层的抛光速率，增加其周围浮栅层的厚度，可以避免由于浮栅层过薄而导致NOR闪存器件出现漏电或击穿的现象，提高了NOR闪存器件的可靠性
一种 nor 闪存器件及其制备方法

[发明专利]沟槽分离栅器件及其制造方法-CN201810259783.3有效
发明人：方冬;卞铮 -专利权人：无锡华润上华科技有限公司
申请日： 2018-03-27 - 公布日： 2021-08-17 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种沟槽分离栅器件的制造方法，所述方法包括：刻蚀半导体衬底形成沟槽；于沟槽内淀积氧化物形成浮栅氧化层，使所述浮栅氧化层沿沟槽侧壁从上至下逐渐增厚，所述沟槽侧壁下部的浮栅氧化层厚度与所述沟槽底部的浮栅氧化层厚度相同；向所述沟槽内淀积多晶硅形成浮栅多晶层；在所述浮栅多晶层上表面生长绝缘介质形成隔离层；在所述沟槽内的所述隔离层上形成控制栅。本申请采用淀积技术在沟槽底部淀积浮栅氧化层，使得浮栅氧化层厚度从沟槽侧壁至沟槽底部逐渐变厚并且沟槽侧壁下部的浮栅氧化层厚度与沟槽底部浮栅氧化层厚度相同。逐渐变化的浮栅氧化层厚度可以缩小沟槽宽度，从而进一步减小元胞面积，降低器件的比导通电阻。
沟槽分离器件及其制造方法

[发明专利]半导体存储装置-CN201610298551.X有效
发明人：理崎智光 -专利权人：艾普凌科有限公司
申请日： 2016-05-06 - 公布日： 2021-07-27 - 主分类号： H01L29/788 文献下载
摘要：由半导体形成的浮栅由导电型的极性不同的第1浮栅和第2浮栅构成。通过所述第2浮栅的价电子带的空穴的减少来存储电子经由隧道绝缘膜而注入到所述第1浮栅的状态，通过所述第2浮栅的价电子带的空穴的增加来存储电子经由所述隧道绝缘膜而从所述第1浮栅排出的状态。
半导体存储装置

首页
«上一页
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 100000 条