“G11C14/00”专利分类搜索_专利查询_文献下载_出售_求购_买卖_交易

钻瓜专利网为您找到相关结果89个，建议您升级VIP下载更多相关专利

[发明专利]一种无源瞬间掉电保持电路及其控制方法-CN202310595531.9在审
发明人：刘心舸;沈志春;陈勇坚;夏玥;张清贵;吴欣延 -专利权人：珠海晶通科技有限公司
申请日： 2023-05-24 - 公布日： 2023-09-19 - 主分类号： G11C14/00 文献下载
摘要：本发明提供一种无源瞬间掉电保持电路及其控制方法，该电路包括感应线圈、整流电路、低压差线性稳压器、数字电路、电平转换电路LS1、第一反相器、第二反相器以及掉电保持电路，由数字电路产生一控制信号，电平转换电路LS1连接在数字电路与第一反相器之间，用于不同工作电压域下在两者之间实现高电平与低电平之间的转换，掉电保持电路用于在应答器反馈调制信号的过程中掉电时继续输出供电电压在预设值以上一段时间，以保证应答器反调制信号的正常运行，掉电保持电路还用于在偏置电压幅度瞬间降低的期间向偏置电压幅值快速补偿恢复。应用本发明在不能提供电源给应答器时使得电路能够正常工作，保证信号能够正常通信，从而提高信号通信的质量。
一种无源瞬间掉电保持电路及其控制方法

[发明专利]混合配置存储器单元-CN201980010057.0有效
发明人： J·L·麦科勒姆;J·W·格林 -专利权人：美高森美SOC公司
申请日： 2019-01-19 - 公布日： 2023-09-05 - 主分类号： G11C14/00 文献下载
摘要：一种配置存储器单元包括锁存部分，其包括具有互补输出节点的交叉耦合锁存器；以及可编程只读存储器(PROM)部分，其耦接至该锁存部分的互补输出节点中的一者，该PROM部分包括可编程可擦除ReRAM器件。
混合配置存储器单元

[发明专利]半导体电路和半导体电路系统-CN201780068590.3有效
发明人：周藤悠介;平贺启三 -专利权人：索尼半导体解决方案公司
申请日： 2017-11-01 - 公布日： 2023-08-15 - 主分类号： G11C14/00 文献下载
摘要：根据本发明的半导体电路包括：第一电路，产生在第一节点的电压的反相电压并且能够将该反相电压施加于第二节点；第二电路，产生在第二节点的电压的反相电压并且能够将该反相电压施加于第一节点；第一晶体管，当接通时将第一节点连接到第三节点；第一存储元件，具有连接到第三节点的第一端子和被施加控制电压的第二端子，并且能够处于第一阻态或第二阻态；第一电压设置电路，连接到第三节点，并且能够将在第三节点的电压设置为与在第一节点和第二节点之中的规定节点的电压对应的电压；和驱动部分，控制第一晶体管的操作，同时设置控制电压。
半导体电路系统

[发明专利]半导体存储装置-CN202310507211.3在审
发明人：浅冈典央 -专利权人：铠侠股份有限公司
申请日： 2018-12-19 - 公布日： 2023-07-18 - 主分类号： G11C14/00 文献下载
摘要：实施方式提供一种可抑制电路面积及配线面积増加的半导体存储装置。一实施方式的半导体存储装置具备：第1至第4平面，各自包含多个块；第1及第2信号线，分别与第1及第2平面连接；第1及第2总线，分别与第1及第3平面、以及第2及第4平面共通连接；及控制电路，构成为使用第1及第2信号线，可相互独立地选择第1及第2平面，且接收到包含第1及第2地址的第1命令后，执行同步处理。控制电路在同步处理中，一边经由第1总线将第1地址传输到第1及第3平面，一边经由第2总线将第2地址传输到第2及第4平面，且一边使用第1信号线，选择第1平面内的基于传输的第1地址的第1块，一边使用第2信号线，选择第2平面内的基于第2地址的第2块。
半导体存储装置

[发明专利]掉电记忆方法、装置、存储介质及电子设备-CN202310311189.5在审
发明人：黄立伟 -专利权人：珠海泰芯半导体有限公司
申请日： 2023-03-28 - 公布日： 2023-06-27 - 主分类号： G11C14/00 文献下载
摘要：本申请实施例公开了一种掉电记忆方法、微控制器及电子设备，属于数据存储领域。本申请中微控制器在运行状态下检测到掉电记忆数据发生更新时，将更新后的掉电记忆数据写入到SRAM的临时数据区中，SRAM具有写入速度快和写入时间短的特点，因此向SRAM中写入掉电记忆数据时不会影响到设备当前功能。
掉电记忆方法装置存储介质电子设备

[发明专利]半导体存储装置-CN201811553262.5有效
发明人：浅冈典央 -专利权人：铠侠股份有限公司
申请日： 2018-12-19 - 公布日： 2023-05-23 - 主分类号： G11C14/00 文献下载
摘要：实施方式提供一种可抑制电路面积及配线面积増加的半导体存储装置。实施方式的半导体存储装置具备：第1至第4平面，各自包含多个块；第1及第2信号线，分别与第1及第2平面连接；第1及第2总线，分别与第1及第3平面、及第2及第4平面共通连接；及控制电路，构成为使用第1及第2信号线，可相互独立地选择第1及第2平面，且接收到包含第1及第2地址的第1命令后，执行同步处理。控制电路在同步处理中，一边经由第1总线将第1地址传输到第1及第3平面，一边经由第2总线将第2地址传输到第2及第4平面，且一边使用第1信号线，选择第1平面内的基于传输的第1地址的第1块，一边使用第2信号线，选择第2平面内的基于第2地址的第2块。
半导体存储装置

[发明专利]半导体电路、驱动方法和电子设备-CN201780028722.X有效
发明人：神田泰夫;鸟毛裕二 -专利权人：索尼公司
申请日： 2017-04-20 - 公布日： 2023-05-23 - 主分类号： G11C14/00 文献下载
摘要：一种半导体电路包括第一电路(IV1、IV3)和第二电路(IV2、IV4)、第一晶体管(31)和第二晶体管(32)、第一存储元件(35)、以及驱动器(22、23、52、53)。所述第一电路(IV1、IV3)和所述第二电路(IV2、IV4)分别将第一节点(N1)和第二节点(N2)处的电压的反相电压施加至所述第二节点(N2)和所述第一节点(N1)。所述第一晶体管(31)被接通以将所述第一节点(N1)和第三节点耦合。所述第二晶体管(32)包括耦合至所述第一节点(N1)的栅极、漏极和源极。所述漏极和所述源极中的一个耦合至所述第三节点，并且另一个被供应第一控制电压(SCL1)。所述第一存储元件(35)包括耦合至所述第三节点的第一端和被供应第二控制电压(SCTRL)的第二端。所述第一存储元件(35)能够采取第一或第二电阻状态。所述驱动器(22、23、52、53)控制所述第一晶体管(31)的操作并且生成所述第一控制电压(SCL1)和所述第二控制电压(SCTRL)。
半导体电路驱动方法电子设备

[发明专利]双精度模拟存储器单元及阵列-CN201980078991.6有效
发明人：吕志超;赵亮 -专利权人：合肥睿科微电子有限公司
申请日： 2019-11-24 - 公布日： 2022-08-09 - 主分类号： G11C14/00 文献下载
摘要：提供双精度模拟存储器单元及阵列。在一些实施方式中，一种存储器单元包括：具有输入端和至少一个输出端的非易失性存储元件；以及具有多个输入端和输出端的易失性存储元件，该易失性存储元件的输出端连接至所述非易失性存储元件的输入端，该易失性存储元件包括：连接于第一电源和公共节点之间的第一晶体管；以及连接于第二电源和所述公共节点之间的第二晶体管，其中，所述公共节点连接至所述易失性存储元件的输出端，以及所述第一和第二晶体管的栅极连至所述易失性存储元件的所述多个输入端当中的相应的输入端。
精度模拟存储器单元阵列

[发明专利]SOT-MRAM存储单元及SOT-MRAM存储器-CN201910228164.2有效
发明人：殷标;孟皓 -专利权人：中电海康集团有限公司;浙江驰拓科技有限公司
申请日： 2019-03-25 - 公布日： 2022-05-31 - 主分类号： G11C14/00 文献下载
摘要：本发明提供一种SOT‑MRAM存储单元，包括：用于提供自旋轨道矩的重金属线、两个MTJ及其各自连接的二极管、双向选通器以及一个晶体管，所述重金属线的两端各自连接至一条位线，两个所述MTJ均位于所述重金属线的上表面，所述MTJ的自由层靠近所述重金属线而固定层远离所述重金属线，两个所述MTJ通过各自连接的二极管连接至所述晶体管的漏极，两个所述二极管的连接方向相反；所述双向选通器的一端与所述重金属线连接，连接点位于所述重金属线的两个所述MTJ之间的位置，所述双向选通器的另一端与所述晶体管的漏极连接；所述晶体管的栅极与字线连接，所述晶体管的源极与源线连接。本发明能够减小存储单元的面积，提高存储密度。
sot mram 存储单元存储器

[发明专利]一种固件存储方法及系统-CN202210046120.X在审
发明人：赵昌磊 -专利权人：苏州浪潮智能科技有限公司
申请日： 2022-01-14 - 公布日： 2022-05-10 - 主分类号： G11C14/00 文献下载
摘要：本发明提供了一种固件存储方法及系统，所述方法包括将工厂化固件烧写到硬盘nandflash存储的预设slot上，所述slot分成兵乓两部分；固件运行过程中，在满足预设的定时策略时，基于固件当前存储位置所属部分，将固件搬移至另一部分。本发明通过在nandflash上设置slot，且将slot分为乒乓两部分，并设置定时器，在固件运行时，对固件进行乒、乓两部分间的搬移操作，解决硬盘长时间不通电丢失数据的问题，有效降低了固件的丢失风险，且避免使用EEPRON等存储造成的复杂硬件设计，节省了成本。
一种存储方法系统

[发明专利]存储装置和用于存储装置的操作方法-CN202110737259.4在审
发明人：崔相炫;徐荣德;卢羌镐 -专利权人：三星电子株式会社
申请日： 2021-06-30 - 公布日： 2022-02-22 - 主分类号： G11C14/00 文献下载
摘要：提供了一种存储装置和用于该存储装置的操作方法。该存储装置通过从非易失性存储器的掉电保护(PLP)区域恢复导通单元计数(OCC)来执行读操作。非易失性存储器包括存储器块、缓冲存储器和控制器。缓冲存储器存储第一导通单元计数(OCC1)和第二导通单元计数(OCC2)，OCC1指示连接到参考字线的存储器单元当中的通过第一读电压导通的存储器单元的数量，OCC2指示连接到参考字线的存储器单元当中的通过第二读电压导通的存储器单元的数量。当存储装置中发生突然断电时，控制器将各个存储器块的OCC1存储在PLP区域中。
存储装置用于操作方法

[发明专利]一种非易失性D触发器电路-CN202111321387.7在审
发明人：张凯丽;张德明;王佑;邓尔雅;赵巍胜 -专利权人：北京航空航天大学
申请日： 2021-11-09 - 公布日： 2022-01-28 - 主分类号： G11C14/00 文献下载
摘要：本发明涉及一种非易失性D触发器电路。本发明采用锁存电路模块、自使能写电路模块、非易失性存储单元模块、读电路模块、多路复用器模块的架构模式形成的非易失性D触发器电路只有一种工作模式，因此本发明存在着控制时序简单的特点。并且在非易失性D触发器电路中设置自使能写电路模块和非易失性存储单元模块能够在降低能耗的同时，实现实时备份。
一种非易失性触发器电路

[实用新型]一种非易失型芯片的低电压报警电路及非易失型芯片-CN202023242440.8有效
发明人：黎永健;刘佳庆;蒋双泉 -专利权人：芯天下技术股份有限公司
申请日： 2020-12-29 - 公布日： 2021-08-27 - 主分类号： G11C14/00 文献下载
摘要：本实用新型提供一种非易失型芯片的低电压报警电路及非易失型芯片，当检测到一个较高的电压点时使非易失型芯片退出编程和擦除操作，当检测到一个更低的电压点时，即配置寄存器和状态寄存器在电压出现不稳定甚至掉电时，只要在非易失型芯片重新上电后，从非易失型芯片内读取与非易失型芯片上一次退出操作前对应寄存器内存储的内容一致的内容，并将内容重新配置到配置寄存器和状态寄存器内，这样可以使得非易失型芯片再次执行操作时，配置寄存器和状态寄存器内的数据不会出错，保证非易失型芯片操作有效性；通过设置两个电压点的低电压检测，发生低电压报警时根据电压点的差别，分别作出不同行为，来保证非易失型芯片可靠性。
一种非易失型芯片电压报警电路

[发明专利]半导体电路和电子设备-CN201980054649.2在审
发明人：神田泰夫 -专利权人：索尼半导体解决方案公司
申请日： 2019-08-08 - 公布日： 2021-03-30 - 主分类号： G11C14/00 文献下载
摘要：本公开的半导体电路设置有：第一电路，生成第一节点处的电压的反相电压，并将该反相电压施加到第二节点；第二电路，生成第二节点处的电压的反相电压，并将该反相电压施加到第一节点；第一存储元件，具有第一端子、第二端子和第三端子，并且通过依据在第一端子与第二端子之间流动的第一电流的方向将第二端子与第三端子之间的电阻状态设定为第一电阻状态或第二电阻状态来存储信息；第一晶体管，当处于导通状态时将第一节点耦接到第一存储元件的第三端子；以及第二晶体管，耦接到作为第一节点和第二节点中的一个的第一耦接节点，并基于第一耦接节点处的电压使第一电流流到第一存储元件的第二端子。
半导体电路电子设备

[发明专利]一种掉电保护电路、数据存储装置及掉电保护方法-CN202011103952.8在审
发明人：黄朝松 -专利权人：深圳安捷丽新技术有限公司
申请日： 2020-10-15 - 公布日： 2021-01-22 - 主分类号： G11C14/00 文献下载
摘要：本申请涉及数据存储技术领域，提供了一种掉电保护电路、数据存储装置及掉电保护方法，通过电源检测电路实时监测固态驱动器的工作电压和电容管理电路获取储电电容的容量，使得电源控制电路根据储电电容的容量，控制输入电源对储电电容进行充电，并且判断当固态驱动器出现掉电时，触发掉电保护机制，以及结合储电电容的容量采取对应的存储模式将数据进行保存，由此保证了储电电容的电量的有效性，实现了对于数据的写入采取不同的策略，尽最大可能在有限的电容的容量情况下存入足够多的用户数据和数据页的转换表。
一种掉电保护电路数据存储装置方法

1
2
3
4
5
6
下一页»
尾页
共 89 条