[发明专利]针对存储设备识别和功率管理控制应用片选有效
申请号: | 201780060741.0 | 申请日: | 2017-10-30 |
公开(公告)号: | CN109791786B | 公开(公告)日: | 2023-01-17 |
发明(设计)人: | C·E·考克斯;K·贝恩斯;C·P·莫扎克;J·A·麦考尔;A·瓦桑特;B·纳莱 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G11C11/4096 | 分类号: | G11C11/4096;G11C11/4074;G11C7/10 |
代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 刘瑜;王英 |
地址: | 美国加*** | 国省代码: | 暂无信息 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 存储器子系统利用片选(CS)信号线触发存储器设备从低功率模式进入和退出。对于命令总线没有时钟启用(CKE)信号线的系统,系统可以用CS而不是CKE触发低功率模式。低功率模式可以包括断电状态。低功率模式可以包括自刷新状态。存储器设备包括到命令总线的接口,并且接收与在命令总线上命令编码组合的CS信号以触发低功率模式状态改变。存储器设备可以被配置为监视CS信号并在低功率模式下的所选择的其他命令信号。即使没有专用的ODT信号线,系统也可以在存储设备处于低功率模式时发送ODT触发。 | ||
搜索关键词: | 针对 存储 设备 识别 功率 管理 控制 应用 | ||
【主权项】:
1.一种动态随机存取存储器(DRAM)设备,包括:存储器阵列,其包括可寻址存储器位置;以及I/O(输入/输出)电路,其包括到命令总线的接口,所述命令总线包括片选(CS)信号线并且不包括时钟启用(CKE)信号线;其中,所述CS信号线的逻辑转换用于与所述命令总线的命令编码有关地触发低功率模式。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于英特尔公司,未经英特尔公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201780060741.0/,转载请声明来源钻瓜专利网。
- 上一篇:铁电存储集成电路及其操作方法和制备方法
- 下一篇:模拟数字接口SRAM结构
- 同类专利
- 集成电路-202011004212.9
- 尚为兵;张凤琴 - 长鑫存储技术有限公司
- 2020-09-22 - 2023-09-15 - G11C11/4096
- 本发明实施例涉及半导体技术领域,公开了一种集成电路,所述集成电路包括:第一数据线组,所述第一数据线组包括阵列排布的多条本地数据线;第二数据线组,所述第二数据线组包括阵列排布的多条互补本地数据线,其中,多条所述互补本地数据线分别与多条所述本地数据线传输相位相反的信号;多个读取电路,响应于读取控制信号,用于在读操作期间读取所述本地数据线或所述互补本地数据线的信号,其中,多个所述读取电路分别与所述第一数据线组边缘的所述本地数据线电连接或与所述第二数据线组边缘的所述互补本地数据线连接。本发明提供的集成电路能够降低集成电路的功耗,以改善集成电路的性能。
- 一种存储器数据写入方法、装置、存储介质和电子设备-202311016650.0
- 亚历山大;刘睿 - 浙江力积存储科技有限公司
- 2023-08-14 - 2023-09-12 - G11C11/4096
- 本发明提供了一种存储器数据写入方法,包括:提供地址时钟,输入第一写命令信号;对第一写命令信号进行处理得到第二写命令信号;进行写前导生成数据时钟,所述数据时钟用于选通接收第一数据信号,所述数据时钟对所述第二写命令信号进行采样以确定第一数据信号开始接收;对第二写命令信号进行处理得到第三写命令信号,所述数据时钟最后的上升沿产生第三写命令信号以确定第一数据信号完成接收;将第一数据信号转换为第二数据信号交由地址时钟写入存储器中。能够提高时钟域转换的准确性。本发明还提供了一种存储器数据写入装置、存储介质和电子设备。
- 存储电路、数据传输电路和存储器-202210174060.X
- 李红文;尚为兵;高恩鹏;冀康灵 - 长鑫存储技术有限公司
- 2022-02-24 - 2023-09-05 - G11C11/4096
- 本公开涉及半导体电路设计领域,特别涉及一种存储电路、数据传输电路和存储器,包括:平行于数据传输区域设置的至少一个存储结构,每一存储结构包括在第一方向上相邻设置的第一存储阵列和第二存储阵列,第一存储阵列与数据传输区域的距离小于第二存储阵列与数据传输区域的距离,第一方向为靠近数据传输区域的方向;第一存储阵列中包含读写模块和转发模块,第二存储阵列中包含读写模块,第一存储阵列基于第一存储阵列中的读写模块与数据传输区域进行数据交互,第二存储阵列基于第二存储阵列中的读写模块和第一存储阵列中的转发模块与数据传输区域进行数据传输,以提高存储器的读写数据传输效率,并保证数据传输的准确性。
- 用于改进DDR存储器装置中的写入前同步码的系统和方法-201880060526.5
- D·B·彭妮;D·R·布朗;G·L·霍韦 - 美光科技公司
- 2018-08-02 - 2023-09-05 - G11C11/4096
- 一种存储器装置包含数据写入电路系统。所述数据写入电路系统经配置以捕获经由外部输入/输出I/O接口接收的第一写入命令。所述数据写入电路系统进一步经配置以在捕获所述第一写入命令后,在数据选通DQS域中生成第一内部写入开始InternalWrStart。所述数据写入电路系统另外经配置以基于所述第一InternalWrStart将第一一或多个数据位写入至少一个存储器存储体中,其中在所述存储器装置内部生成所述第一InternalWrStart。
- 写入转换电路和存储器-202310357951.3
- 王佳 - 长鑫存储技术有限公司
- 2023-04-06 - 2023-08-22 - G11C11/4096
- 本公开提供一种写入转换电路和存储器,包括第一锁存电路,第一锁存电路设有第一输入端、第二输入端、第三输入端、控制端和输出端。第一锁存电路的第一输入端接收第一数据,第一锁存电路的第二输入端接收第一输入信号,第一输入信号是基于第二数据生成的,第一锁存电路的第三输入端接收第一标识信号的反相信号,第一锁存电路的控制端接收第二标识信号。第一锁存电路在输出端输出第一数据或者第二数据。其中,第一标识信号为压缩写模式的标识信号;第二标识信号和第一标识信号共同确定第一锁存电路的数据写模式,数据写模式包括压缩写模式和正常写模式。
- 用于每单元1.5位电荷分布的系统及方法-202180080604.X
- D·维梅尔卡蒂 - 美光科技公司
- 2021-10-25 - 2023-08-08 - G11C11/4096
- 本公开描述存储器单元(105),其包含可通过补偿影响存储器单元(105)的非所要本征电荷来存储及感测三种相异存储器状态(305、310、315)的两个参考电压(465及470)。尽管本文中描述的实施例参考三种存储器状态(305、310、315),但应了解,在其它实施例中,存储器单元(105)可使用所描述方法及技术存储或感测多于三种电荷分布(430、435、440)。在第一存储器状态(305)中,编程电压或感测电压可高于第一参考电压(465)及第二参考电压(470)。在第二存储器状态(310)中,外加电压或感测电压可在第一参考电压(465)与第二参考电压(470)之间。在第三存储器状态(315)中,外加电压或感测电压可低于第一参考电压(465)及第二参考电压(470)。因而,存储器单元(105)可存储及检索三种存储器状态(305、310、315)。
- 用于存储器中数据交换网络的设备及方法-201880020125.7
- P·V·莱亚 - 美光科技公司
- 2018-03-09 - 2023-07-21 - G11C11/4096
- 本发明包含用于存储器中数据交换网络的设备及方法。实例设备包含存储器单元阵列。感测电路可选择地耦合到所述存储器单元阵列。输入/输出I/O线经共享为与所述阵列相关联的用于存储器中数据交换的数据路径。存储器中数据交换网络可选择地耦合到所述相应共享I/O线。控制器经配置以耦合到所述存储器中数据交换网络且引导交换协议的启用。
- 半导体存储装置-201810817035.2
- 中里高明;川澄笃 - 铠侠股份有限公司
- 2018-07-24 - 2023-06-30 - G11C11/4096
- 一实施方式提供一种能够容易地将存储单元变成高电阻状态或低电阻状态的半导体存储装置。根据一实施方式,提供一种具有第1线、第2线、第1存储单元及控制电路的半导体存储装置。第1线在第1方向上延伸。第2线在第2方向上延伸。第1存储单元包含相变元件。第1存储单元配置在第1线与第2线之间。控制电路具有预先设定的电压。在对第1存储单元执行写入动作时,控制电路在第1期间,经由第1线及第2线对第1存储单元的两端施加比预先设定的电压高的电压,在第2期间,经由第1线及第2线对第1存储单元的两端施加预先设定的电压。第2期间是继第1期间之后的期间。
- DRAM存储单元电路及DRAM存储器-202310194312.X
- 汪令飞;卢年端;王桂磊;赵超;李泠 - 北京超弦存储器研究院;中国科学院微电子研究所
- 2023-02-24 - 2023-06-23 - G11C11/4096
- 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器,通过设置读取控制组件和存储组件,存储组件包括第一晶体管,该第一晶体管的栅极用于存储由与上述读取控制组件相连的读取写入位线的输入的数据,通过不利用独立电容存储数据的设计方法,相比传统的存储电路单元具有更高的集成密度,极大节省传统技术中独立电容所带来的面积消耗,上述第一晶体管的漏极与上述读取控制组件电连接,在上述DRAM存储单元读取数据的情况下,通过上述读取控制组件的设置隔离了因上述读取存入位线电平变化产生的电势差,避免了使上述第一晶体管的栅极产生电势差,阻止了栅极内存储数据的因电势差产生的流失,从而提供了更好的电荷隔离效果。
- 用于易失性存储器装置中的概率性刷新的方法和设备-202180054230.4
- D·N·赫尔顿;J·赫里茨;J·D·哈姆斯 - 美光科技公司
- 2021-09-03 - 2023-06-06 - G11C11/4096
- 用于在非易失性存储器中利用非传统(例如,基于概率或统计的)刷新方案的方法和设备。在一个实施例中,所述存储器在其性能方面表征,例如基于装置单元内的电容随时间推移的衰减的统计数据,基于BER(位错误率)作为刷新率的函数进行表征。在一个变型中,容错应用利用非传统刷新(或未刷新)存储器和增强的存储器带宽,因为刷新操作已经减少或消除。在另一变型中,基于所述存储器装置的指定最小允许性能水平修改现有刷新方案。在又一实施例中,不容错的应用以减少或消除的刷新来操作存储器,并且随着时间的推移,存储器中未被存储器的假定随机读取/写入操作充分刷新的单元或区域被主动刷新。
- DRAM存储单元电路及DRAM存储器-202310192040.X
- 汪令飞;卢年端;王桂磊;赵超;李泠 - 北京超弦存储器研究院;中国科学院微电子研究所
- 2023-02-24 - 2023-05-12 - G11C11/4096
- 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器,通过设置读取控制组件和存储组件,存储组件包括第一晶体管,该第一晶体管的栅极用于存储数据,该存储数据由写入位线输入,通过不利用独立电容存储数据的设计方法,相比传统的存储电路单元具有更高的集成密度,极大节省传统技术中独立电容所带来的面积消耗,上述第一晶体管的漏极与上述读取控制组件电连接,在上述DRAM存储单元读取数据的情况下,通过上述读取控制组件的设置隔离了因上述读取存入位线电平变化产生的电势差,避免了使上述第一晶体管的栅极产生电势差,阻止了栅极内存储数据的因电势差产生的流失,相比于传统的存储单元设计,提供了更好的电荷隔离效果。
- 半导体存储器装置和操作半导体存储器装置的方法-202211267255.5
- 张晋熏;金经纶 - 三星电子株式会社
- 2022-10-17 - 2023-04-21 - G11C11/4096
- 提供半导体存储器装置和操作半导体存储器装置的方法。所述半导体存储器装置包括存储器单元阵列以及多个数据输入/输出(I/O)引脚。所述多个数据I/O引脚被配置为接收将被存储在存储器单元阵列中的写入数据或输出存储在存储器单元阵列中的读取数据。所述半导体存储器装置被配置为执行突发操作,在突发操作中,基于从外部存储器控制器接收的单个命令,包括多个数据位的单个数据集通过所述多个数据I/O引脚而被输入或输出。所述多个数据I/O引脚的数量对应于不是二的乘方的整数。表示突发操作的单位的突发长度对应于不是二的乘方的整数。
- 存储器装置-202210920554.8
- 李硕汉;姜信行;孙教民 - 三星电子株式会社
- 2022-08-02 - 2023-03-28 - G11C11/4096
- 提供了存储器装置。所述存储器装置包括:存储器单元阵列;存储器中处理(PIM)电路,被配置为执行处理操作;以及控制逻辑电路,被配置为控制正常模式和内部处理模式。控制逻辑电路在内部处理模式下将通过PIM电路的处理操作获得的操作结果写入存储器单元阵列中,并且将从存储器单元阵列读取的读取数据提供给PIM电路。
- 包含并行管线控制的设备和其制造方法-202210835787.8
- N·S·斯里拉姆;K·马组德尔;藤巻亮;宫野和孝;上村裕 - 美光科技公司
- 2022-07-15 - 2023-03-07 - G11C11/4096
- 本申请案涉及包含并行管线控制的设备和其制造方法。本发明描述与跨越并行处理管线协调一组定时关键操作有关的方法、设备和系统。所述协调可包含:当所述操作之间的间隔对应于管线数目时,使用(1)与对应管线相关联的电路系统来产生与所述定时临界操作相关联的启用信号,或当所述间隔不为所述管线数目的因数时,使用(2)与非对应或另一管线相关联的电路系统。
- 芯片结构、数据读取处理方法及芯片结构制造方法-202010999083.5
- 沈亮;程文静 - 武汉新芯集成电路制造有限公司
- 2020-09-22 - 2023-03-07 - G11C11/4096
- 本申请公开了一种芯片结构、数据读取处理方法及芯片结构制造方法。本申请芯片结构,通过将两颗及以上芯片采用三维集成的晶圆级键合方式垂直互连,扩大了芯片的容量;通过在芯片的外围控制电路中新增的互连控制模块可实现数据的快速传输,消除不同芯片之间“数据传输中断”的影响。本申请芯片结构可以应用于需要便携小型化的设备中。
- 数据读写传输控制电路及存储器芯片-202222651890.5
- 杨一哲;杜宇 - 兆易创新科技集团股份有限公司
- 2022-10-08 - 2023-03-03 - G11C11/4096
- 本实用新型提供了一种数据读写传输控制电路及存储器芯片,该数据读写传输控制电路耦接在主输入输出线对与本地输入输出线对之间,能够使用相对较少的开关管来构建,减小了电路面积,且提高了读数速度,从而提高了存储器芯片的性能。
- 针对存储设备识别和功率管理控制应用片选-201780060741.0
- C·E·考克斯;K·贝恩斯;C·P·莫扎克;J·A·麦考尔;A·瓦桑特;B·纳莱 - 英特尔公司
- 2017-10-30 - 2023-01-17 - G11C11/4096
- 存储器子系统利用片选(CS)信号线触发存储器设备从低功率模式进入和退出。对于命令总线没有时钟启用(CKE)信号线的系统,系统可以用CS而不是CKE触发低功率模式。低功率模式可以包括断电状态。低功率模式可以包括自刷新状态。存储器设备包括到命令总线的接口,并且接收与在命令总线上命令编码组合的CS信号以触发低功率模式状态改变。存储器设备可以被配置为监视CS信号并在低功率模式下的所选择的其他命令信号。即使没有专用的ODT信号线,系统也可以在存储设备处于低功率模式时发送ODT触发。
- 存储器及存储器的操作方法-202211123750.9
- 冀康灵 - 长鑫存储技术有限公司
- 2022-09-15 - 2022-12-09 - G11C11/4096
- 本公开实施例公开了一种存储器及其操作方法。存储器包括:存储单元阵列;写驱动器,耦接存储单元阵列,被配置为根据接收的写操作命令,将待写入的数据信号发送至存储单元阵列;第一列解码器,通过第一列选择线耦接存储单元阵列的第一存储单元区,被配置为对存储单元阵列执行写操作;第一列选择线包括虚拟线和挂载线;虚拟线,耦接第一列解码器和挂载线,用于向挂载线传输第一列选择信号;挂载线,耦接第一存储单元区,用于向第一存储单元区传输第一列选择信号;第一列选择信号用于选择第一存储单元区中执行写操作的存储单元列;其中,写驱动器发送的待写入的数据信号的传输方向与挂载线传输的第一列选择信号的传输方向相同。
- 防止偏置温度不稳定性的功率节省模式切换-202210069871.3
- P·加加帕蒂;K·马组德尔 - 美光科技公司
- 2022-01-21 - 2022-11-29 - G11C11/4096
- 本公开涉及防止偏置温度不稳定性的功率节省模式切换。用于在配置成接收用于存储器装置的多个命令类型的命令流水线中引入切换信号的系统和方法。切换电路系统配置成当所述存储器装置处于功率节省模式中且所述命令流水线不含有效命令时,将所述切换信号引入到所述命令流水线的至少一部分中。当在所述功率节省模式期间断言在所述功率节省模式中无效的命令时,通过停用数据选通来阻止所述切换引起写入。
- 功率模块-201811075341.X
- 野口宏一朗 - 三菱电机株式会社
- 2018-09-14 - 2022-10-28 - G11C11/4096
- 通信信号端子(CM1)接收第一通信信号及第二通信信号,第一通信信号包含第一IC的地址和第一IC的第一设定值,第二通信信号包含第二IC的地址和第二IC的第二设定值。数据用共用总线(222)与通信信号端子连接,该数据用共用总线对第一通信信号及第二通信信号进行传输。第一IC(52)构成为对在数据用共用总线传输的第一通信信号进行接收,对第二通信信号所包含的第一IC的第一设定值进行存储。第二IC(2)构成为对在数据用共用总线传输的第二通信信号进行接收,对第二通信信号所包含的第二IC的第二设定值进行存储。
- 存储控制系统、存储模块及其逻辑控制方法-202110418679.6
- 郑晓;權彞振;倪昊;殷常伟 - 中芯国际集成电路制造(天津)有限公司;中芯国际集成电路制造(上海)有限公司
- 2021-04-19 - 2022-10-21 - G11C11/4096
- 一种存储控制系统、存储模块及其逻辑控制方法,所述存储控制系统包括:控制模块,用于提供控制信号;存储模块,包括多个依次串行连接的存储器;存储模块响应于控制信号对多个存储器依次执行相应的操作,并在所有的存储器均执行完相应的操作后输出结束状态信号至所述控制模块。存储模块中,多个存储器依次串行连接,使得多个存储器能够依次响应于控制信号执行相应的操作,并在所有的存储器均执行完相应的操作后输出结束状态信号至控制模块,从而控制模块能够将多个存储器作为一个整体的存储模块进行逻辑控制,优化了控制模块与存储模块之间的连接,并且减少了控制模块所需的引脚数量、降低了控制模块的设计复杂度。
- 存储器电路、存储器预充电的控制方法及设备-202110352502.0
- 张良 - 长鑫存储技术有限公司
- 2021-03-31 - 2022-10-04 - G11C11/4096
- 本发明涉及一种存储器电路、存储器预充电的控制方法及计算机设备,包括:预充电电路,包括第一预充电单元,第二预充电单元,第一电源端,第二电源端,第一控制端,第二控制端及数据端;第一预充电单元与第一电源端、第一控制端及数据端连接;第二预充电单元与第二电源端、第二控制端及数据端连接;第一电源端输入第一预充电压,第二电源端输入第二预充电压;及控制电路,用于当存储器处于行激活状态,且未进行读写操作时,通过第二预充电单元控制数据端与第二电源端之间断开,且通过第一预充电单元控制数据端与第一电源端之间断开。上述存储器电路能够避免在存储器处于行激活状态且未进行读写操作时对电流的浪费,同时还能够提升读写速度。
- 用于存储器系统的多用途信令-202080088785.6
- J·B·约翰逊;B·基思 - 美光科技公司
- 2020-12-09 - 2022-08-02 - G11C11/4096
- 描述用于存储器系统的多用途信令的方法、系统和装置。主机装置和存储器装置之间的一或多个信号路径可被配置成支持多个通道之间共享的路径并且支持多个功能。举例来说,信号路径可被配置成传送用于所述存储器装置的初始化序列的状态信号、用于使所述存储器装置指示发生错误的错误信号,或用于所述主机装置请求所述存储器装置进入低电力模式的低电力信号,或其组合。所述信号路径可在所述存储器装置的两个或更多个通道之间共享。
- 接收器电路以及数据接收器-202111174297.X
- 杨尚辑;池振圣 - 旺宏电子股份有限公司
- 2021-10-09 - 2022-08-02 - G11C11/4096
- 本发明提供一种接收器电路具有:第一级电路,具有第一级输入及第一级输出,第一级输出设定第一级共模电压;第二级电路,具有连接至第一级输出的第二级输入及设定第二级共模电压的第二级输出;以及缓冲电路,具有跳脱点电压,缓冲电路连接至第二级输出。第一级电路可包含电路元件,电路元件经组态以建立第一级共模电压,使得第二级共模电压匹配于跳脱点电压。第二级电路可包含自给偏压放大器。
- RAM胞元处理电路-202080077745.1
- D·K·凡·奥斯特兰德;G·D·莫里森;R·S·小赛格;T·W·马克森 - 西格玛森斯科技有限公司
- 2020-09-08 - 2022-07-22 - G11C11/4096
- 一种动态随机存取(DRAM)存储器装置包含:布置成行和列的多个DRAM胞元;行选择模块;和多个胞元处理电路。所述胞元处理电路包含比较电路,所述比较电路可操作以提供位线上的先前电压与所述位线上的当前电压之间的电压差指示。所述胞元处理电路进一步包含:电压参考电路,所述电压参考电路被可操作地耦接以在读取模式下基于所述电压差指示生成读取电压参考;驱动‑感测电路,所述驱动‑感测电路被可操作地耦接以在所述读取模式下基于所述读取电压参考生成读取输出电压,将所述读取输出电压供应到所述位线上,并且输出所述读取输出电压的表示;以及读取‑写入选择电路,所述读取‑写入选择电路被可操作地耦接以在所述读取模式下输出所述读取输出电压的所述表示。
- 基于参数步进的SDRAM时序参数容限测试方法、系统和设备-202210212837.7
- 高成;黄姣英;江敏;梁宇 - 太仓市航大长鹰航空科技有限公司
- 2022-03-04 - 2022-07-12 - G11C11/4096
- 本发明涉及一种基于参数步进的SDRAM时序参数容限测试方法、系统和设备,通过参数步进得到SDRAM存储器时序参数的容限值,同时在进行参数步进时,引入二分法的方式,每次折半取步进值,可在保证测试精度的条件下,通过每次舍弃一半的参数值来减少测试次数,将测试时间复杂度从O(n)降到O(logn),大大减少了测试时间。本发明可为SDRAM存储器的时序参数容限测试提供方法借鉴。
- 具有自适应预充电策略的DRAM控制器-201710117918.8
- M·韦纳;许宏麟;N·克莱因;徐军华;简嘉宏 - 马维尔亚洲私人有限公司
- 2017-03-01 - 2022-05-13 - G11C11/4096
- 本公开的各实施例总体上涉及具有自适应预充电策略的DRAM控制器。具体地,动态随机访问存储器(DRAM)控制器包括存储器接口和处理器。该存储器接口被配置为与包括一个或多个存储器组的DRAM通信。该处理器被配置为接收输入/输出(I/O)命令,每个I/O命令寻址将在DRAM中被访问的相应存储器组和该存储器组内的相应行,进一步接收一个或多个指示,指示后续I/O命令将寻址与先前I/O命令同一存储器组中同一行的可能性,基于指示,自适应设置用于解激活DRAM的行的策略,以及根据该策略执行DRAM中的I/O命令。
- 一种SDRAM私有数据的读写方法-202210035255.6
- 褚银焕;刘源恒;张健;李明伟;许小锋 - 超存极光(上海)半导体有限公司
- 2022-01-13 - 2022-04-15 - G11C11/4096
- 本发明公开了一种SDRAM私有数据的读写方法,包括以下步骤:(1)根据需求改造MR,首先选择可读可写的MR,优选有取值范围的;(2)根据MR寄存器特性设置相应的读写流程,操作流程的基本包格式如下:所有的读写操作均进行三次写操作:首先确定操作类型(读/写),其次所操作的数据地址,再次确定本次要读写的数据长度,最后是要读写的内容;(3)所有对私有数据的操作均不影响MR原本值,如原来是0xAA,结束后仍是0xAA。有益效果:本发明通过改造MR来达到私有数据的读写,实现在任意一种内存控制器上读取或写入私有数据,改造MR达到私有数据的读写。
- 用于响应于针对只写模式寄存器位的读取命令而提供装置状态的方法以及采用所述方法的存储器装置和系统-202080058361.5
- M·A·布莱瑟;R·J·鲁尼 - 美光科技公司
- 2020-07-16 - 2022-03-29 - G11C11/4096
- 公开了存储器装置、存储器系统及其操作的方法,其中存储器装置响应于接收到针对模式寄存器的一或多个只写位的模式寄存器读取(MRR)命令而从所述存储器装置的存储器阵列的不同于所述只写模式寄存器的一或多个单元读取关于所述存储器装置的指示所述存储器装置的状态的数据。所述数据可包含装置设定、环境条件、使用统计数据、元数据、特征支持、特征实施方案、装置状态、温度等。可任选地启用或停用状态信息模式。所述存储器装置可包含DDR5DRAM存储器装置。
- 控制电源的电子器件-202110134811.0
- 金雄来 - 爱思开海力士有限公司
- 2021-01-29 - 2022-03-08 - G11C11/4096
- 本申请公开了控制电源的电子器件,该电子器件包括控制信号发生电路和控制电路。该控制信号发生电路被配置为产生命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号,所述命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号被使能以在写入操作和自动预充电操作期间控制电力电压的供应。控制电路被配置为:在命令电力控制信号、状态电力控制信号、地址电力控制信号和预充电电力控制信号被使能的情况下,接收所述电力电压以基于内部芯片选择信号和内部命令/地址信号来产生写入信号、写入预充电信号、存储体地址信号、内部地址信号和自动预充电地址信号。
- 专利分类