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[发明专利]Nor flash的写入方法、装置、编程电路及设备-CN202310557176.6有效
发明人：王文静;李佳泽;林杉 -专利权人：上海芯存天下电子科技有限公司
申请日： 2023-05-17 - 公布日： 2023-08-25 - 主分类号： G11C11/00 文献下载
摘要：本发明涉及存储芯片技术领域，具体公开了一种Nor flash的写入方法、装置、编程电路及设备，其中，写入方法包括以下步骤：获取SRAM内的存储数据；统计存储数据中需要执行写操作的数据总量；根据数据总量及芯片的写数据能力确定写入操作次数；根据写入操作次数和写数据能力分批次将SRAM内的存储数据写入存储阵列；该写入方法能动态性地根据该数据总量设定合适大小的匹配于写数据能力的写入操作次数以对存储阵列进行分配次的写操作，从而提高了写数据能力的利用率，并减少了写操作所需要执行的次数，使得编程操作效率得到极大的提升。
nor flash 写入方法装置编程电路设备

[发明专利]存储电路及存储器-CN202180076669.7在审
发明人：黄凯亮;景蔚亮;王正波 -专利权人：华为技术有限公司
申请日： 2021-02-07 - 公布日： 2023-08-04 - 主分类号： G11C11/00 文献下载
摘要：本申请涉及一种存储电路及存储器，所述存储电路包括写晶体管以及读晶体管，所述写晶体管用于接收第一输入信号，并根据所述第一输入信号更新所述存储电路的存储状态；所述读晶体管包括背栅，用于接收第二输入信号，所述读晶体管用于根据所述第二输入信号以及所述存储状态进行逻辑运算，并输出表示逻辑运算结果的第一输出信号。根据本申请实施例的存储电路，在满足具有存储功能的同时，还具备逻辑运算功能，使得存储电路应用到存储器中时，存储器不需要增加单独的运算电路即可实现存内运算，可以提高存储器的芯片利用率。
存储电路存储器

[发明专利]电阻式存储器阵列-CN202180078881.7在审
发明人：金永硕;李忠贤;T·M·菲利普;徐顺天;玉仁祚;A·雷茨尼采克 -专利权人：国际商业机器公司
申请日： 2021-10-21 - 公布日： 2023-08-01 - 主分类号： G11C11/00 文献下载
摘要：呈现垂直电阻式存储器阵列。所述阵列包括柱电极和围绕所述柱电极的所述侧周界的开关衬垫。该阵列包括连接到开关衬垫的第一侧的两个或更多个垂直堆叠的单池(SC)电极。开关衬垫、柱电极和每一个SC电极的并置形成相应电阻开关单元(例如，OxRRAM单元)。这些单元的垂直组或组可并联连接并且各自共享相同的柱电极。垂直单元组中的单元可以作为组写入或读取，以限制组内的任何一个或多个单独单元的不一致CF形成的影响。
电阻存储器阵列

[发明专利]基于电阻的存储器编译器-CN201780074160.2有效
发明人：奈尔什·A·加利亚 -专利权人：纽蒙有限公司
申请日： 2017-11-30 - 公布日： 2023-06-16 - 主分类号： G11C11/00 文献下载
摘要：公开了系统、方法和设备，用户可以适应基于电阻的存储器单元和基于磁性的存储器单元的独特特性的方式指定基于电阻的存储器阵列的各种布局和操作参数。
基于电阻存储器编译器

[发明专利]在基于相变存储器的存储设备中减轻写入放大的方法和系统-CN201880045150.0有效
发明人：李舒;周平 -专利权人：阿里巴巴集团控股有限公司
申请日： 2018-06-27 - 公布日： 2023-05-09 - 主分类号： G11C11/00 文献下载
摘要：一个实施例有助于减轻基于相变存储器的存储设备中的写入放大。在操作期间，系统通过存储设备的控制器接收要存储在存储设备的相变存储器(PCM)中的数据。该系统通过控制器将数据写入同一存储设备的易失性存储器的扇区中，以获得该扇区的更新部分。响应于检测到预定条件，系统将更新部分写入PCM。
基于相变存储器存储设备减轻写入放大方法系统

[发明专利]混合忆阻器/场效应晶体管存储器单元及其信息编码方法-CN201880049046.9有效
发明人：郑光廷;米格尔·安吉尔·拉斯特拉斯蒙塔诺 -专利权人：香港科技大学
申请日： 2018-07-11 - 公布日： 2023-04-14 - 主分类号： G11C11/00 文献下载
摘要：电阻式随机存取存储器(ReRAM)包括混合存储器单元。混合存储器单元包括：(a)左电阻开关器件，包括第一端子和第二端子；(b)右电阻开关器件，包括第一端子和第二端子，其中右电阻开关器件的第一端子在内部节点处连接到左电阻开关器件的第一端子；以及(c)晶体管，包括源极端子、漏极端子和栅极端子，其中晶体管的漏极端子在内部节点处连接到左电阻开关器件和右电阻开关器件。
混合忆阻器场效应晶体管存储器单元及其信息编码方法

[发明专利]使用PCM材料的多个堆叠体的相变存储器-CN202180010901.7在审
发明人：沈添;吴恒;K.布鲁;张婧芸 -专利权人：国际商业机器公司
申请日： 2021-01-26 - 公布日： 2022-09-02 - 主分类号： G11C11/00 文献下载
摘要：提出了一种用于改进相变存储器(PCM)单元结构的线性度的方法。所述方法包含：在衬底(10)上方形成底部电极(12)；在所述底部电极(12)上方构造包含多个PCM层的PCM堆叠体(20)，所述PCM层中的每一者具有不同结晶温度；以及在所述PCM堆叠体(20)上方形成顶部电极(32)。结晶温度从底部电极(12)到顶部电极(32)以升序变化。
使用 pcm 材料堆叠相变存储器

[发明专利]补偿神经元形态应用的PCM漂移-CN202180007793.8在审
发明人：李宁;W.金;S.比德尔;D.萨达纳 -专利权人：国际商业机器公司
申请日： 2021-02-17 - 公布日： 2022-08-19 - 主分类号： G11C11/00 文献下载
摘要：一种装置，包括模拟相变存储器阵列，该模拟相变存储器阵列包括通过第一线和第二线可寻址和可访问的单元的阵列。该装置包含耦合到第一线中的一个或多个的(一个或多个)设备。该(一个或多个)设备能够耦合到一个或多个第一线或从一个或多个第一线解耦合，以补偿一个或多个第一线中的单元中的至少一个的电阻的相变存储器电阻漂移。该装置还可以包括控制电路，该控制电路被配置为使用第一线和第二线通过该(一个或多个)设备向相变存储器阵列中的多个单独的相变存储器电阻器每个时段顺序地发送一次相同的设置脉冲。
补偿神经元形态应用 pcm 漂移

[发明专利]存储装置及存储装置的控制方法-CN202110930286.3在审
发明人：荒井史隆 -专利权人：铠侠股份有限公司
申请日： 2021-08-13 - 公布日： 2022-08-02 - 主分类号： G11C11/00 文献下载
摘要：实施方式提供一种提升存储装置品质的存储装置及存储装置的控制方法。实施方式的存储装置包含：第1及第2积层体(700)，沿与衬底(80)的表面平行的第2方向排列，且分别包含沿与衬底(80)的表面垂直的第1方向排列的第1半导体层(70)；字线(50)，覆盖积层体(700)；第2及第3半导体层(300a)，在第1方向上，分别设置于第1及第2积层体(700)的上方；存储单元(MC)，设置在第1半导体层(70)与字线(50)之间；第2半导体层上的第1晶体管(TRn)；及第3半导体层上的第2晶体管。第1及第2积层体(700)在第2方向上以第1间距(Da)排列，第1及第2半导体层(300a)在第2方向上以第2间距(D1)排列，且第2间距(D1)等于第1间距(Da)。
存储装置控制方法

[发明专利]内存单元及其制造方法-CN201980101738.8在审
发明人：刘峻志;廖昱程;邱泓瑜;李宜政 -专利权人：北京时代全芯存储技术股份有限公司;江苏时代芯存半导体有限公司
申请日： 2019-11-15 - 公布日： 2022-07-15 - 主分类号： G11C11/00 文献下载
摘要：一种内存单元，包含主动组件(10)、电极(20a，20b)、加热单元(30)以及相变化单元(40)。电极(20a，20b)耦接于主动组件(10)，且电极(20a，20b)与该主动组件(10)位于同一层。加热单元(30)形成于电极(20a，20b)上方，且加热单元(30)耦接于电极(20a，20b)。相变化单元(40)耦接于加热单元(30)，其中相变化单元(40)形成于主动组件(10)上方，且相变化单元(40)与主动组件(10)并联。(图2)。
内存单元及其制造方法

[实用新型]非易失三维存储单元、芯片组件和电子设备-CN202123171551.9有效
发明人：左丰国;周骏;侯彬 -专利权人：西安紫光国芯半导体有限公司
申请日： 2021-12-16 - 公布日： 2022-05-06 - 主分类号： G11C11/00 文献下载
摘要：本申请的实施例公开了一种非易失三维存储单元、芯片组件和电子设备。易失性存储芯片用于存储数据。接口芯片通过三维异质集成结构与易失性存储芯片三维堆叠连接。非易失性存储芯片通过三维异质集成结构与易失性存储芯片和接口芯片中至少之一三维堆叠连接，以形成非易失三维存储单元。其中，接口芯片包括通信协议电路，通信协议电路用于存储通信协议。数据通过通信协议电路以缓存一致性的方式写入易失性存储芯片和非易失性存储芯片中至少之一；和，数据通过通信协议电路以缓存一致性的方式从易失性存储芯片和非易失性存储芯片中至少之一被读取。通过上述设置，提高了数据的传输效率，增大了处理数据的带宽，并且提高了数据存储的可靠性。
非易失三维存储单元芯片组件电子设备

[发明专利]非易失三维存储单元、存储方法、芯片组件和电子设备-CN202111544069.7在审
发明人：左丰国;周骏;侯彬 -专利权人：西安紫光国芯半导体有限公司
申请日： 2021-12-16 - 公布日： 2022-02-15 - 主分类号： G11C11/00 文献下载
摘要：本申请的实施例公开了一种非易失三维存储单元、存储方法、芯片组件和电子设备。易失性存储芯片用于存储数据。接口芯片通过三维异质集成结构与易失性存储芯片三维堆叠连接。非易失性存储芯片通过三维异质集成结构与易失性存储芯片和接口芯片中至少之一三维堆叠连接，以形成非易失三维存储单元。其中，接口芯片包括通信协议电路，通信协议电路用于存储通信协议。数据通过通信协议电路以缓存一致性的方式写入易失性存储芯片和非易失性存储芯片中至少之一；和，数据通过通信协议电路以缓存一致性的方式从易失性存储芯片和非易失性存储芯片中至少之一被读取。通过上述设置，提高了数据的传输效率，增大了处理数据的带宽，并且提高了数据存储的可靠性。
非易失三维存储单元方法芯片组件电子设备

[发明专利]控制电阻式切换存储器单元的方法和半导体存储器装置-CN201680041211.7有效
发明人： J·丁;V·P·戈皮纳特;N·冈萨雷斯;D·刘易斯;D·卡马拉汉;关明生 -专利权人：爱德斯托科技有限公司
申请日： 2016-04-13 - 公布日： 2021-06-04 - 主分类号： G11C11/00 文献下载
摘要：本发明提供了控制电阻式切换存储器单元的方法和半导体存储器装置。在一个实施方式中，一种半导体存储器装置包括多个电阻式切换存储器单元，其中，各电阻式切换存储器单元可以包括：(i)可编程阻抗元件，该可编程阻抗元件具有阳极和阴极；(ii)存取晶体管，该存取晶体管具有联接到位线的漏极、联接到可编程阻抗元件阴极的源极、以及联接到字线的栅极；(iii)阱，该阱具有被构造为源极的第一扩散区域、被构造为漏极的第二扩散区域、以及被构造为阱触点的第三扩散区域；以及(iv)二极管，该二极管具有处于第二扩散区域处的阴极和处于第三扩散区域处的阳极，其中，在可编程阻抗元件上的擦除操作期间二极管导通。
控制电阻切换存储器单元方法半导体装置

[发明专利]用于集成易失性和非易失性存储器位单元的方法、系统和设备-CN201980027401.7在审
发明人：姆迪特·巴尔加瓦;施德哈尔萨·达斯;乔治·麦克尼尔·拉蒂摩尔;布莱恩·特雷西·克莱因 -专利权人： ARM有限公司
申请日： 2019-03-22 - 公布日： 2020-11-27 - 主分类号： G11C11/00 文献下载
摘要：一种集成电路器件，所述集成电路器件包括：至少第一非易失性存储器阵列(304)；至少第一易失性存储器阵列(302)；至少一条非易失性存储器数据总线(328)，用于在读取操作中从非易失性位单元转移数据/在写入操作中将数据转移到非易失性位单元；至少一条易失性存储器数据总线(326)，用于在写入操作中将数据转移易失性位单元/在读取操作中从易失性位单元转移数据；共享数据总线结构(330)；和至少一个外部数据端口(332)，用于在共享总线结构(330)与集成电路器件的外部端子之间转移值，其中共享数据总线结构(330)耦合到至少一条非易失性存储器数据总线(328)和至少一条易失性存储器数据总线(326)以使得能够在至少一个外部数据端口(332)与至少一条非易失性存储器数据总线(328)或至少一条非易失性存储器数据总线(326)或它们的组合之间进行数据转移，并且使得能够在至少一条非易失性存储器数据总线(328)与至少一条易失性存储器数据总线(326)之间进行数据转移。
用于集成易失性非易失性存储器单元方法系统设备

[发明专利]半导体存储装置-CN201910147702.5在审
发明人：宫川正;穗谷克彦 -专利权人：东芝存储器株式会社
申请日： 2019-02-27 - 公布日： 2020-06-02 - 主分类号： G11C11/00 文献下载
摘要：实施方式的半导体存储装置具备：多个存储单元阵列，分别具有矩阵状配置的多个存储单元；多个字线，与多个存储单元阵列各自的多个行分别连接；多个位线，与多个存储单元阵列各自的多个列分别连接；多个行选择电路，与多个存储单元阵列分别对应地设置，且与多个字线连接；及多个列选择电路，与多个存储单元阵列分别对应地设置，且与多个位线连接。在接收到同一行地址的情形时，多个行选择电路以被选择的存储单元到行选择电路为止的字线长度不同的方式，进行字线的选择操作，在接收到同一列地址的情形时，多个列选择电路以被选择的存储单元到列选择电路为止的位线长度不同的方式，进行位线的选择操作。
半导体存储装置

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