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- [发明专利]固定延迟时间实现方法和装置-CN202311221141.1在审
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喻文娟;汪佳峰
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浙江力积存储科技有限公司
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2023-09-21
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2023-10-27
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H03K5/00
- 本发明公开一种固定延迟时间的实现方法和装置，包括：前级电路向锁存电路发送信号，锁存电路对信号内的有效信息进行锁存；计数器根据有效信息，对外部时钟进行计数；根据芯片内至少两个系统模块的公用参数值，获取系统当前工作频率，并配置频率标记信号发送至组合逻辑电路；组合逻辑电路依据频率标记信号判断计数器的计数，并当满足预设需求时，产生停止信号，将锁存电路置为无效后，取代现有振荡器电路产生延迟的方式，显著减少选用MOS管的数量，克服其因受温度、电压和工艺因素作用造成影响的缺陷；采用数字方式产生延迟，通过系统内模块间的公用参数值判断系统当前的工作频率，使得在不同工作频率下运行的系统，都能产生准确的固定延迟时间。
- 固定延迟时间实现方法装置
- [发明专利]移位寄存器和存储器-CN202311215761.4在审
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俞剑;吴妤绮
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浙江力积存储科技有限公司
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2023-09-20
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2023-10-27
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G11C19/28
- 本发明提供了一种移位寄存器和存储器，其中，所述移位寄存器包括：触发器组，所述触发器组包括顺次连接的第一触发器组和第二触发器组，每一触发器组内的一个或多个触发器共用时钟信号；所述第一触发器组包括第一触发器链，所述第一触发器链沿第一方向延伸，所述第一触发器链包括多个顺次连接的触发器，第一触发器组的时钟输入端输入第一时钟信号；所述第二触发器组包括多个第二触发器链，所述第二触发器链沿第二方向延伸，每一所述第二触发器链分别与所述第一触发器链中的触发器连接，第二触发器组的时钟输入端输入第二时钟信号；其中，第二时钟信号的边沿数量小于或等于第一时钟信号的边沿数量。本发明有效减少了时钟的翻转次数，降低了功耗。
- 移位寄存器存储器
- [发明专利]一种激活预充电反馈电路和存储器-CN202311177197.1在审
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俞剑;亚历山大
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浙江力积存储科技有限公司
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2023-09-13
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2023-10-20
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G11C11/413
- 本公开的实施例提供一种激活预充电反馈电路和存储器，激活反馈模块，接收激活触发信号和激活库地址，根据激活触发信号和激活库地址，生成库激活反馈信号；预充电反馈模块，接收预充电触发信号和与预充电触发信号对应的预充电库地址，根据预充电触发信号和预充电库地址，生成库预充电反馈信号；信号产生模块，接收库激活反馈信号或库预充电反馈信号，在接收到库激活反馈信号和与库激活反馈信号对应的存储库的预充电信号时，输出与库激活反馈信号对应的存储库的预充电触发信号至预充电反馈模块，以及，在接收到库预充电反馈信号和与库预充电反馈信号对应的存储库的激活信号时，输出与库预充电反馈信号对应的存储库的激活触发信号至激活反馈模块。
- 一种激活充电反馈电路存储器
- [发明专利]ZQ校准方法、校准电路-CN202311042448.5在审
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汪佳峰
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浙江力积存储科技有限公司
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2023-08-18
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2023-09-15
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G11C29/02
- 本发明公开一种ZQ校准方法、校准电路，其是在芯片上电前，初始化第一模块和第二模块，获取第一初始控制编码PD1和第二初始控制编码PD2；比较两初始控制编码以得到控制编码复用位N；校准模块依次对第一模块和第二模块进行校准，以得到第一调整控制编码PDx和第二调整控制编码PDy，其中，对第二模块校准时，第二调整控制编码PDy中的至少一位，为根据第一调整控制编码PDx和控制编码复用位N复用编码确定得到；最后根据第一调整控制编码PDX和第二调整控制编码PDY配置第一模块和第二模块。根据对初始化过程中生成编码的比较结果确定复用编码的位数和位置，实现低精度位置编码的复用，显著减少校准次数，提高校准效率的同时，有效降低了芯片校准电路的功耗。
- zq校准方法电路
- [发明专利]一种延迟锁相环和存储器-CN202311016848.9在审
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秦彬瑜;亚历山大
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浙江力积存储科技有限公司
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2023-08-14
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2023-09-12
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H03L7/081
- 本发明提供了一种延迟锁相环和存储器，其中，延迟锁相环包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出分频时钟信号，分频时钟信号的频率小于初始时钟信号的频率；可调延迟线，配置为对分频时钟信号进行传输，并基于延迟线控制信号对分频时钟信号进行调整，输出延迟时钟信号；反馈模块，配置为接收分频时钟信号，基于预定量的延迟时间对分频时钟信号进行延迟输出反馈时钟信号；检测模块，配置为接收分频时钟信号和反馈时钟信号，对分频时钟信号和反馈时钟信号进行相位检测，输出相位检测信号；调参模块，配置为接收相位检测信号，基于所述相位检测信号输出所述延迟线控制信号。
- 一种延迟锁相环存储器
- [发明专利]一种时钟校正电路和存储器-CN202311006147.7在审
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秦彬瑜;赵高伟
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浙江力积存储科技有限公司
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2023-08-10
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2023-09-12
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G11C11/4074
- 本公开的实施例提供一种时钟校正电路和存储器，包括：延迟锁相环电路和占空比校正电路；其中，延迟锁相环电路，接收外部时钟信号和反馈时钟信号，并根据外部时钟信号和反馈时钟信号的相位差，调节延迟锁相环电路中的第一可调延迟电路，以使反馈时钟信号与所述外部时钟信号在每个时钟周期的初始相位相同，以及输出内部时钟信号至占空比校正电路；占空比校正电路，根据接收的延迟锁相环电路输出的内部时钟信号，确定内部时钟信号对应的占空比，并根据占空比调整占空比校正电路中的第二可调延迟电路，以使内部时钟信号的占空比为预设占空比；其中，相位差和占空比均为数字信号，以实现对相位和占空比的快速调节。
- 一种时钟校正电路存储器
- [发明专利]存储结构-CN202310089016.3有效
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亚历山大;蒋新淼
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浙江力积存储科技有限公司
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2023-01-16
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2023-08-18
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G11C11/4094
- 本公开的实施例提供一种存储结构，其包括：存储阵列、读数据控制电路、写数据控制电路、数据输出缓存、数据输入缓存和写数据选择电路。读数据控制电路从存储阵列读取第一差分数据对，根据第一差分数据对来生成读取数据对。数据输出缓存存储读取数据对并向输入/输出端口输出读取数据对。数据输入缓存存储经由输入/输出端口输入的写入数据对。写数据选择电路在拷贝信号处于有效电平的情况下，将读取数据对提供给写数据控制电路，以及在拷贝信号处于无效电平的情况下，将写入数据对提供给写数据控制电路。写数据控制电路根据从写数据选择电路接收到的数据对来生成第二差分数据对，将第二差分数据对写入存储阵列。
- 存储结构
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