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- [发明专利]数据传输电路与数据传输方法-CN202210173567.3在审
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冀康灵
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长鑫存储技术有限公司
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2022-02-24
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2023-09-05
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G06F11/10
- 本公开提供一种数据传输电路以及应用于该数据传输电路的数据传输方法，数据传输电路包括：数据选通模块，与多个存储区块连接，且通过第一组数据总线连接低位数据端口，以及通过第二组数据总线连接高位数据端口，每组数据总线均包含奇数据线和偶数据线；纠错模块，每组所述数据总线均设置有所述纠错模块，所述纠错模块设置于所述奇数据线或所述偶数据线上，所述纠错模块用于对自所述低位数据端口或所述高位数据端口写入的数据进行纠错。本公开实施例可以减少数据传输电路中纠错模块的数量，节省数据传输电路的布局面积。
- 数据传输电路方法
- [发明专利]数据传输电路、数据传输方法和存储器-CN202210174055.9在审
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冀康灵
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长鑫存储技术有限公司
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2022-02-24
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2023-09-05
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G11C29/42
- 本公开涉及半导体电路设计领域，特别涉及一种数据传输电路、数据传输方法和存储器，包括：至少两个数据传输结构；每一数据传输结构包括存储传输端、总线传输端和交互传输端；从存储传输端输入的数据，通过总线传输端输出或通过交互传输端输出；从总线传输端输入的数据，通过存储传输端输出或通过交互传输端输出；从交互传输端输入的数据，通过总线传输端输出或通过存储传输端输出；控制模块，接收存储器提供的输入控制信号和调整控制信号，被配置为，基于调整控制信号对输入控制信号进行延迟输出，以生成对应于输入控制信号的输出控制信号，输入控制信号和输出控制信号用于指示数据传输结构的数据传输路径，以提高存储器的读写数据传输效率。
- 数据传输电路方法存储器
- [发明专利]并串转换电路、并串转换电路版图及存储器-CN202210023003.1在审
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黄克琴;冀康灵
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长鑫存储技术有限公司
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2022-01-10
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2023-07-18
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H03M9/00
- 本公开涉及半导体电路设计领域，特别涉及一种并串转换电路、并串转换电路版图及存储器，包括：多个并行支路，每一并行支路都包括：第一输入端、第二输入端、控制端和输出端；其中，第一输入端用于接收高电平信号、第二输入端用于接收低电平信号、控制端连接选择单元，输出端连接串行导线；选择单元用于接收选择信号和至少两路支路信号，被配置为，基于选择信号，选择一路支路信号传输至并行支路中；串行导线用于将多个并行支路输出的信号组织成串行信号；驱动单元，连接串行导线，用于增强串行导线的驱动能力，驱动单元的输出端用于输出串行信号，极大的降低转换电路内部节点的负载，有效提高转换电路内部节点的性能。
- 转换电路版图存储器
- [发明专利]并串转换电路、并串转换电路版图及存储器-CN202210021721.5在审
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黄克琴;冀康灵
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长鑫存储技术有限公司
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2022-01-10
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2023-07-18
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H03M9/00
- 本公开涉及半导体电路设计领域，特别涉及一种并串转换电路、并串转换电路版图及存储器，包括：多个并行支路，并行支路包括：第一输入端、第二输入端、控制端和输出端；第一输入端用于接收高电平信号、第二输入端用于接收低电平信号、控制端连接选择单元，输出端连接串行导线；选择单元用于接收选择信号和至少两路支路信号，基于选择信号，选择一路支路信号传输至并行支路中；串行导线用于将多个并行支路输出的信号组织成串行信号；多个驱动单元并联后连接串行导线，用于增强串行导线的驱动能力，输出端相互连接，用于输出串行信号；每一驱动单元都与一并行支路相邻设置，极大的降低转换电路内部节点的负载，有效提高转换电路内部节点的性能。
- 转换电路版图存储器
- [发明专利]数据通路接口电路、存储器和存储系统-CN202011006722.X有效
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冀康灵
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长鑫存储技术有限公司
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2020-09-23
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2023-07-07
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G11C16/10
- 本申请实施例涉及一种数据通路接口电路、存储器和存储系统，数据通路接口电路包括：写通路模块，分别与内部端口和外部端口连接，用于从外部端口向内部端口传输存储数据；读通路模块，分别与内部端口和外部端口连接，用于从内部端口向外部端口传输存储数据；第一延迟模块，分别与外部端口和内部端口连接，用于从外部端口或内部端口获取存储数据，对存储数据进行延迟处理，并将处理后的存储数据传输至写通路模块和/或读通路模块；延迟控制模块，与第一延迟模块连接，用于接收外部输入的信号指令，并根据信号指令控制第一延迟模块执行延迟处理的延迟时间。通过对接收到的存储数据进行延迟处理，实现了传输同步性更好的数据通路接口电路。
- 数据通路接口电路存储器存储系统
- [发明专利]存储系统以及存储系统的数据写入方法-CN202111531858.7在审
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冀康灵
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长鑫存储技术有限公司
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2021-12-14
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2023-06-16
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G11C7/10
- 本公开实施例涉及半导体技术领域，提供一种存储系统以及存储系统的数据写入方法，存储系统包括：存储系统被配置为，响应于写复制使能信号以进入写复制模式，且在写复制模式期间，若从数据端口输出的多组数据中至少两组数据相同，则将至少两组数据定义为相同组，产生用于表征数据复制的标识信号，并传输相同组中的一组数据至存储阵列的接口，且禁用相同组中的其余组数据对应的数据端口与存储阵列的接口之间的传输路径，存储阵列响应于写复制使能信号以及标识信号，将相同组中的一组数据复制到相同组中的其余组数据对应的存储阵列的接口。本公开实施例至少有利于节省数据写入时的功耗。
- 存储系统以及数据写入方法
- [发明专利]振荡电路和存储器-CN202211295141.1在审
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黄克琴;冀康灵
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长鑫存储技术有限公司
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2022-10-21
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2022-12-30
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H03K5/134
- 本公开实施例提供一种振荡电路和存储器，其中，所述振荡电路包括：第一缓冲电路、第一延迟电路、第二延迟电路和第二缓冲电路；其中：所述第一延迟电路的延迟时间随温度和/或晶体管工艺角变化而变化，所述第二延迟电路的延迟时间与温度和晶体管工艺角无关；所述第一缓冲电路，用于基于使能信号，将接收的第一时钟信号传输给所述第一延迟电路或所述第二延迟电路；所述第一延迟电路或所述第二延迟电路，用于对所述第一时钟信号进行延迟，得到第一输出信号，并将所述第一输出信号传输给所述第二缓冲电路；所述第二缓冲电路，用于将所述第一输出信号作为所述第一时钟信号传输给所述第一缓冲电路。
- 振荡电路存储器
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