[发明专利]降低SOI衬底电容效应的衬底结构及其制备方法在审
| 申请号： | 201710079396.7 | 申请日： | 2017-02-14 |
| 公开（公告）号： | CN106876440A | 公开（公告）日： | 2017-06-20 |
| 发明（设计）人： | 刘张李 | 申请（专利权）人： | 上海华虹宏力半导体制造有限公司 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L21/762;H01L21/84 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙)31237 | 代理人： | 屈蘅 |
| 地址： | 201203 上海市浦东*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提出了一种降低SOI衬底电容效应的衬底结构及其制备方法，在SOI衬底中形成浅沟槽隔离，并形成沟槽贯穿所述浅沟槽隔离及氧化层，在沟槽中形成富陷阱层，使其与衬底相连，富陷阱层能够进行自由载流子的捕获，避免造成SOI衬底电容特性异常；此外，富陷阱层与栅极可以同时形成，能够降低制作成本。 | ||
| 搜索关键词： | 降低 soi 衬底 电容 效应 结构 及其 制备 方法 | ||
【主权项】：
一种降低SOI衬底电容效应的衬底结构，其特征在于，包括：衬底、氧化层、顶层硅、浅沟槽隔离、沟槽及富陷阱层；其中，所述氧化层形成在所述衬底表面，所述顶层硅及浅沟槽隔离均形成在所述氧化层表面，所述沟槽贯穿所述浅沟槽隔离及氧化层，暴露出部分所述衬底，所述富陷阱层填充于所述沟槽内，所述富陷阱层的厚度小于所述沟槽的深度。
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