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[发明专利]用于晶体管集成的纳米线-CN201680082988.8有效
发明人： G·A·格拉斯;C·S·莫哈帕特拉;A·S·默西;K·贾姆布纳坦 -专利权人：英特尔公司
申请日： 2016-03-30 - 公布日： 2023-02-28 - 主分类号： H01L21/336 文献下载
摘要：本文描述的特定实施例提供了可以包括纳米线沟道的一种电子器件。纳米线沟道可以包括纳米线，并且纳米线可以间隔开大约十五(15)埃或小于15埃。纳米线沟道可以包括多于十(10)个纳米线，并且可以由MXene材料建立。
用于晶体管集成纳米

[发明专利]集成电路及其形成方法-CN201680081627.1有效
发明人： C·S·莫哈帕特拉;G·A·格拉斯;A·S·默西;K·贾姆布纳坦;W·拉赫马迪;G·杜威;T·加尼;J·T·卡瓦列罗斯 -专利权人：英特尔公司
申请日： 2016-03-11 - 公布日： 2022-11-15 - 主分类号： H01L29/78 文献下载
摘要：公开了用于使用牺牲性IV族半导体材料层来形成包括一个或多个III‑V族半导体材料纳米线的晶体管的技术。在一些情况下，晶体管可以包括栅极环绕式(GAA)配置。在一些情况下，所述技术可以包括形成替换鳍状物叠置体，其包括在IV族材料缓冲层(例如硅、锗、或者硅锗)上形成的III‑V族材料(例如砷化铟镓、砷化铟或锑化铟)，使得稍后可以使用选择性蚀刻工艺去除IV族缓冲层，以留下III‑V族材料用作晶体管沟道中的纳米线。在一些这样的情况下，III‑V族材料层可以以假晶的方式生长到下面的IV族材料，以便不形成失配位错。该技术可以用于形成包括任何数量的纳米线的晶体管。
集成电路及其形成方法

[发明专利]用于具有双侧金属化的半导体器件的背侧接触电阻减小-CN201680086318.3有效
发明人： G·A·格拉斯;A·S·默西;K·贾姆布纳坦;C·S·莫哈帕特拉;M·J·科布林斯基;P·莫罗 -专利权人：英特尔公司
申请日： 2016-07-01 - 公布日： 2022-09-13 - 主分类号： H01L29/78 文献下载
摘要：公开了用于具有双侧金属化(MOBS)的半导体器件的背侧接触电阻减小的技术。在一些实施例中，本文描述的技术提供了恢复在制作背侧接触时本来存在的低接触电阻的方法，由此减少或消除了劣化晶体管性能的寄生外部电阻。在一些实施例中，该技术包括增加在背侧接触沟槽中外延沉积非常高掺杂的晶体半导体材料，以提供增强的欧姆接触性质。在一些情况下，可以(在前侧处理期间)在转移晶片上形成的一个或多个晶体管的替换S/D区下方形成背侧源极/漏极(S/D)蚀刻停止层，从而在形成背侧接触沟槽时，背侧S/D蚀刻停止层可以帮助在消耗掉S/D材料的部分或全部之前停止背侧接触蚀刻工艺。可以描述和/或公开其它实施例。
用于具有金属化半导体器件接触电阻减小

[发明专利]用于两侧金属化的半导体器件的背面源极/漏极替换-CN201680088794.9有效
发明人： G·A·格拉斯;K·贾姆布纳坦;A·S·默西;C·S·莫哈帕特拉;P·莫罗;M·J·科布林斯基 -专利权人：英特尔公司
申请日： 2016-09-30 - 公布日： 2022-08-30 - 主分类号： H01L29/78 文献下载
摘要：公开了用于两侧金属化(MOBS)的半导体器件的背面源极/漏极(S/D)替换的技术。本文描述的技术提供了方法来恢复或以其他方式促成低接触电阻，从而减小或消除使晶体管性能降低的寄生外部电阻。在一些情况下，所述技术包括：在包括一个或多个晶体管器件的器件层的正面处理期间形成牺牲S/D材料和种子层。然后可以将器件层反转并结合到主晶圆。然后可以通过研磨、蚀刻和/或CMP工艺执行器件层的背面露出。然后可以使用种子层作为蚀刻停止部且通过背面S/D接触沟槽去除牺牲S/D材料，随后形成从种子层生长的相对高掺杂的最终S/D材料，以提供增强的欧姆接触属性。可以描述和/或公开了其他实施例。
用于两侧金属化半导体器件背面替换

[发明专利]位于宽子鳍状物上的薄沟道区-CN201480083582.2有效
发明人： S·K·加德纳;W·拉赫马迪;M·V·梅茨;G·杜威;J·T·卡瓦列罗斯;C·S·莫哈帕特拉;A·S·默西;N·拉哈尔-乌拉比;N·M·泽利克;T·加尼 -专利权人：英特尔公司
申请日： 2014-12-23 - 公布日： 2022-08-09 - 主分类号： H01L29/78 文献下载
摘要：实施例包括一种器件，该器件包括：鳍状物结构，其包括上部分和下部分，上部分具有的底表面直接接触下部分的上表面；其中(a)下部分被包括在具有至少2:1的高宽比(深度比宽度)的沟槽中；(b)底表面具有底部最大宽度并且上表面具有大于底部最大宽度的上部最大宽度；(c)底表面覆盖上表面的中间部分但不覆盖上表面的横向部分；并且(d)上部分包括上Ⅲ‑Ⅴ材料，并且下部分包括不同于上Ⅲ‑Ⅴ材料的下Ⅲ‑Ⅴ材料。在本文中描述了其它实施例。
位于宽子鳍状物上沟道

[发明专利]异质外延N型晶体管与P型晶体管的基于阱的集成-CN201580080303.1有效
发明人： W·拉赫马迪;M·V·梅茨;G·杜威;C·S·莫哈帕特拉;J·T·卡瓦列罗斯;A·S·默西;N·M·拉哈尔-乌拉比;T·加尼 -专利权人：英特尔公司
申请日： 2015-06-26 - 公布日： 2022-03-08 - 主分类号： H01L27/092 文献下载
摘要：非硅鳍状物结构从衬底的阱凹陷中的晶体异质外延阱材料延伸。III‑V鳍式FET可以形成于阱凹陷内的鳍状物结构上，而IV族鳍式FET形成于衬底的与阱凹陷相邻的区域中。阱材料可以被围绕穿过隔离材料的柱的非晶隔离材料与衬底电隔离，柱将阱材料耦合到衬底的晶种表面并捕获晶体生长缺陷。可以通过横向外延过生长在阱隔离材料之上扩展柱，并利用高质量的单晶填充阱凹陷。可以使阱材料与相邻衬底区域平面化。可以从阱材料制造n型鳍状物结构，接着从衬底或第二外延阱制造p型鳍状物结构。
外延晶体管基于集成

[发明专利]半导体装置及其制造方法-CN201580084681.7有效
发明人： S·T·马;W·拉赫马迪;M·V·梅茨;C·S·莫哈帕特拉;G·杜威;N·M·拉哈尔-乌拉比;J·T·卡瓦列罗斯;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2015-12-17 - 公布日： 2022-01-18 - 主分类号： H01L29/78 文献下载
摘要：装置包括：在衬底上的非平面主体，非平面主体包括在阻挡材料上的导电沟道材料；以及在主体上的栅极叠置体，栅极叠置体包括电介质材料和第一栅极电极材料以及第二栅极电极材料，第一栅极电极材料包括第一逸出功，第一栅极电极材料设置在所述沟道材料上，第二栅极电极材料包括不同于所述第一逸出功的第二逸出功，第二栅极电极材料设置在沟道材料上和阻挡材料上。方法包括：在衬底上形成非平面主体，非平面主体包括在阻挡材料上的导电沟道材料；以及在主体上形成栅极叠置体，栅极叠置体包括电介质材料和第一栅极电极材料以及第二栅极电极材料，第一栅极电极材料包括第一逸出功，第一栅极电极材料设置在所述沟道材料上，第二栅极电极材料包括不同于所述第一逸出功的第二逸出功，第二栅极电极材料设置在沟道上和阻挡材料上。
半导体装置及其制造方法

[发明专利]防止子沟道漏电流的半导体装置-CN201480083566.3有效
发明人： K·贾姆布纳坦;G·A·格拉斯;C·S·莫哈帕特拉;A·S·默西;S·M·塞亚;T·加尼 -专利权人：英特尔公司
申请日： 2014-12-22 - 公布日： 2021-10-15 - 主分类号： H01L29/78 文献下载
摘要：实施例包括一种装置，该装置包括：衬底上的鳍状物结构，鳍状物结构包括鳍状物顶部和底部部分、包括多数载流子的沟道、以及外延(EPI)层；绝缘层，其包括邻近鳍状物顶部和底部部分的绝缘层顶部和底部部分；其中(a)EPI层包括IV族和III‑V族材料中的一种或多种，(b)鳍状物底部部分包括掺杂剂的鳍状物底部部分浓度，掺杂剂与多数载流子极性相反，(c)鳍状物顶部部分包括掺杂剂的鳍状物顶部部分浓度，其低于鳍状物底部部分浓度，(d)绝缘层底部部分包括掺杂剂的绝缘层底部部分浓度，以及(e)绝缘层顶部部分包括绝缘顶层部分浓度，其大于绝缘底部部分浓度。本文描述了其它实施例。
防止沟道漏电半导体装置

[发明专利]栅极下方具有子鳍状物电介质区的晶体管-CN201580084790.9有效
发明人： W·拉赫马迪;M·V·梅茨;G·W·杜威;C·S·莫哈帕特拉;N·M·拉哈尔-乌拉比;J·T·卡瓦列罗斯;A·S·默西;T·加尼 -专利权人：英特尔公司
申请日： 2015-12-24 - 公布日： 2021-10-15 - 主分类号： H01L29/78 文献下载
摘要：本公开的实施例描述了一种半导体多栅极晶体管，所述晶体管具有从衬底延伸并包括子鳍状物区和有源区的半导体鳍状物。子鳍状物区可以包括栅极下方的电介质材料区以提供改进的隔离。可以通过利用电介质材料区替换栅极下方的子鳍状物区的部分，接着制造替换栅极结构，来形成电介质材料区。子鳍状物区可以由各种组合和浓度的III‑V族半导体材料构成。有源区可以由不同的III‑V族半导体材料构成。电介质材料区可以由非晶硅构成。可以描述和/或主张其它实施例。
栅极下方具有子鳍状物电介质晶体管

[发明专利]富铟NMOS晶体管沟道-CN201580080235.9有效
发明人： C·S·莫哈帕特拉;A·S·默西;G·A·格拉斯;T·加尼;W·拉赫马迪;J·T·卡瓦列罗斯;G·杜威;M·V·梅茨;H·W·肯内尔 -专利权人：英特尔公司
申请日： 2015-06-23 - 公布日： 2021-08-17 - 主分类号： H01L29/10 文献下载
摘要：公开了用于形成具有通过含铝层与子鳍状物电隔离的富铟沟道区的高移动性NMOS基于鳍状物的晶体管的技术。含铝层可以设置在包括富铟沟道区的含铟层内，或可以设置在含铟层与子鳍状物之间。含铟层的铟浓度可以从含铝阻挡层附近的贫铟浓度渐变到富铟沟道层处的富铟浓度。根据一些示例性实施例，富铟沟道层在鳍状物的顶部处或在其它情况下处于附近。渐变可以是有意的和/或由于富铟沟道层和含铝阻挡层对界面处的原子的再组织的影响。根据本公开内容将认识到很多变化和实施例。
nmos 晶体管沟道

[发明专利]用于实现ART沟槽中的Ⅲ-Ⅴ GAA的INGAAS EPI结构及湿法蚀刻工艺-CN201480083605.X有效
发明人： S·K·加德纳;W·拉赫马迪;M·V·梅茨;G·杜威;J·T·卡瓦列罗斯;C·S·莫哈帕特拉;A·S·默西;N·M·拉哈尔-乌拉比;N·M·泽利克;T·加尼 -专利权人：英特尔公司
申请日： 2014-12-24 - 公布日： 2021-07-06 - 主分类号： H01L21/762 文献下载
摘要：本发明的实施例包括纳米线和纳米带晶体管以及形成这样的晶体管的方法。根据实施例，用于形成微电子器件的方法可以包括在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中。多层叠置体可以至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层。可以使所述STI层凹陷以使所述STI层的顶表面位于所述释放层的顶表面下方。暴露的释放层通过相对于所述沟道层选择性地蚀刻掉所述释放层而形成在所述沟道层下方。
用于实现 art 沟槽中的 gaa ingaas epi 结构湿法蚀刻工艺

[发明专利]利用基于深宽比沟槽的工艺形成均匀层-CN201480083597.9有效
发明人： S·K·加德纳;W·拉赫马迪;M·V·梅茨;G·杜威;J·T·卡瓦列罗斯;C·S·莫哈帕特拉;A·S·默西;N·拉哈尔-乌拉比;N·M·泽利克;M·C·弗伦奇;T·加尼 -专利权人：英特尔公司
申请日： 2014-12-23 - 公布日： 2021-04-20 - 主分类号： H01L29/78 文献下载
摘要：实施例包括一种器件，包括：第一鳍状物和第二鳍状物，第一鳍状物和第二鳍状物彼此相邻并且每个均包括沟道层和子鳍状物层，沟道层具有直接接触子鳍状物层的上表面的底表面；其中(a)底表面总体上彼此共面并且总体上是平坦的；(b)上表面总体上彼此共面并且总体上是平坦的；并且(c)沟道层包括上部III‑V材料，并且子鳍状物层包括与上部III‑V材料不同的下部III‑V材料。本文中描述了其它实施例。
利用基于沟槽工艺形成均匀

[发明专利]用于非平面半导体器件鳍下中的III-V族半导体合金及其形成方法-CN201480083593.0有效
发明人： H·W·肯内尔;M·V·梅茨;W·拉赫马迪;G·杜威;C·S·莫哈帕特拉;A·S·默西;J·T·卡瓦列罗斯;T·加尼 -专利权人：英特尔公司
申请日： 2014-12-23 - 公布日： 2021-04-06 - 主分类号： H01L29/78 文献下载
摘要：描述了一种半导体器件，包括鳍下区域和沟道，鳍下区域包括第一III‑V族半导体合金，沟道包括第二III‑V族半导体合金。在一些实施例中，半导体器件包括衬底，衬底包括由至少两个沟槽侧壁限定的沟槽，其中第一III‑V族半导体合金沉积于衬底上沟槽之内，第二III‑V族半导体合金外延生长于第一III‑V族半导体合金上。在一些实施例中，所述第一III‑V族半导体合金和所述第二III‑V族半导体合金之间的导带偏移大于或等于大约0.3电子伏。还描述了制造这种半导体器件和包括这种半导体器件的计算装置的方法。
用于平面半导体器件中的 iii 半导体合金及其形成方法

[发明专利]用于创建缓冲区以减少微电子晶体管中的泄漏的装置和方法-CN201480081280.1有效
发明人： C·S·莫哈帕特拉;A·S·默西;G·A·格拉斯;T·加尼;J·T·卡瓦列罗斯;W·拉赫马迪;M·V·梅茨;G·杜威 -专利权人：英特尔公司
申请日： 2014-09-19 - 公布日： 2021-03-30 - 主分类号： H01L29/78 文献下载
摘要：晶体管器件具有位于有源沟道与衬底之间的缓冲区，其可以包括在有源沟道与衬底之间的子结构(例如缓冲区)上的包括低带隙材料的有源沟道。子结构可以包括具有期望导带偏移的高带隙材料，以使得泄漏可以被抑制而没有对有源沟道内的电子移动性的显著影响。在实施例中，有源沟道和子结构可以形成在窄沟槽中，以使得由于有源沟道与子结构之间的晶格失配而引起的缺陷在子结构中终止。在另外的实施例中，子结构可以被去除以形成有源沟道与衬底之间的空隙，或者绝缘材料可以被设置在有源沟道与衬底之间，以使得空隙或绝缘材料形成绝缘缓冲区。
用于创建缓冲区减少微电子晶体管中的泄漏装置方法

[发明专利]耐受扩散的III-V族半导体异质结构及包括其的器件-CN201480083487.2有效
发明人： H·W·肯内尔;M·V·梅茨;W·拉赫马迪;G·杜威;C·S·莫哈帕特拉;A·S·默西;J·T·卡瓦列罗斯;T·加尼 -专利权人：英特尔公司
申请日： 2014-12-23 - 公布日： 2021-03-12 - 主分类号： H01L21/18 文献下载
摘要：说明了包括包括第一III‑V族化合物半导体的子鳍状物和包括第二III‑V族化合物半导体的沟道的半导体器件。在一些实施例中，半导体器件包括包括由至少两个沟槽侧壁限定的沟槽的衬底，其中，第一III‑V族化合物半导体沉积在沟槽内的衬底上，第二III‑V族化合物半导体在第一层III‑V族化合物半导体上外延生长。在一些实施例中，第一III‑V族化合物半导体和第二III‑V族化合物半导体之间的导带偏移大于或等于约0.3电子伏特。还说明了制造这种半导体器件的方法和包括这种半导体器件的计算设备。
耐受扩散 iii 半导体结构包括器件

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