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[发明专利]具有金属通孔的半导体器件-CN201810576623.1有效
发明人：洪瑟气;申宪宗;全辉璨;郭玟燦 -专利权人：三星电子株式会社
申请日： 2018-06-06 - 公布日： 2023-10-03 - 主分类号： H01L23/522 文献下载
摘要：一种半导体器件包括衬底，所述衬底具有器件隔离区，所述器件隔离区界定有源区。有源鳍位于所述有源区中。栅极结构沿与所述衬底的上表面正交的方向与所述有源鳍交叠，且在与第一方向相交的第二方向上延伸。源极/漏极区设置在所述有源鳍上。接触塞连接到所述源极/漏极区且与所述有源鳍交叠。金属通孔位于所述衬底上方的比所述接触塞的上表面高的第一水平高度且与所述有源鳍间隔开。金属线位于所述衬底上方的比所述第一水平高度高的第二水平高度且连接到所述金属通孔。通孔连接层从所述接触塞的上部部分延伸且连接到所述金属通孔。本公开提供一种具有新颖的互连结构的半导体器件，所述新颖的互连结构与相邻组件之间的短接缺陷的量减少。
具有金属半导体器件

[发明专利]半导体器件-CN201811345083.2有效
发明人：黄寅灿;申宪宗;郑圣宪;李斗铉;全辉璨;安学润 -专利权人：三星电子株式会社
申请日： 2018-11-13 - 公布日： 2023-09-05 - 主分类号： H01L29/78 文献下载
摘要：公开了一种半导体器件。该半导体器件可以包括：基板，包括第一有源图案，第一有源图案从基板的顶表面垂直地突出；第一源极/漏极图案，填充形成在第一有源图案的上部分中的第一凹陷；第一金属硅化物层，在第一源极/漏极图案上，第一金属硅化物层包括位于第一源极/漏极图案的第一表面上的第一部分和第二部分；以及第一接触，与第一金属硅化物层的第二部分接触。第一部分的厚度可以不同于第二部分的厚度。
半导体器件

[发明专利]半导体器件-CN201711096653.4有效
发明人： 全辉璨;裵德汉;申宪宗;张在兰;赵文祺;曹永宇 -专利权人：三星电子株式会社
申请日： 2017-11-09 - 公布日： 2023-08-08 - 主分类号： H01L27/06 文献下载
摘要：一种半导体器件包括：包括第一区域和第二区域的基板；在基板的第一区域上的单元栅图案；在基板的第二区域上的虚设栅图案；在基板的第二区域上且在虚设栅图案之上的电阻器图案；以及联接到每个连接区的连接结构。电阻器图案包括主体区和在主体区的两侧的连接区。当在平面图中看时，虚设栅图案交叠主体区而不交叠连接区。
半导体器件

[发明专利]3D堆叠的器件的静态随机存取存储器及其制造方法-CN202111527193.2在审
发明人：黄寅灿;全辉璨 -专利权人：三星电子株式会社
申请日： 2021-12-14 - 公布日： 2022-07-29 - 主分类号： H01L27/11 文献下载
摘要：提供了一种半导体器件及其制造方法。该半导体器件包括静态随机存取存储器(SRAM)，其包括设置在第一层和第二层中的多个晶体管。第一层包括在多个晶体管当中的第一晶体管的第一共享栅极和第二晶体管的第二共享栅极。第二层设置在第一层上方并且包括在多个晶体管当中的第三晶体管的第三共享栅极和第四晶体管的第四共享栅极。第三共享栅极设置在第一共享栅极上方，第四共享栅极设置在第二共享栅极上方。SRAM进一步包括第一共享接触、第二共享接触、连接第四共享栅极和第一共享接触的第一交叉联接接触、以及连接第三共享栅极和第二共享接触的第二交叉联接接触。
堆叠器件静态随机存取存储器及其制造方法

[发明专利]堆叠半导体器件和制造其的方法-CN202111570992.8在审
发明人：宋昇炫;洪炳鹤;全辉璨;黃寅灿 -专利权人：三星电子株式会社
申请日： 2021-12-21 - 公布日： 2022-07-29 - 主分类号： H01L27/088 文献下载
摘要：一种堆叠半导体器件和制造其的方法，该堆叠半导体器件包括：衬底；第一晶体管，形成在衬底上，并包括被第一栅极结构和第一源极/漏极区围绕的第一有源区；以及第二晶体管，堆叠在第一晶体管上，并包括被第二栅极结构和第二源极/漏极区围绕的第二有源区，其中，关于其间的虚拟平面，第一有源区和第一栅极结构分别与第二有源区和第二栅极结构垂直镜像对称。
堆叠半导体器件制造方法

[发明专利]包含接触结构的半导体装置-CN201710325741.0有效
发明人： 全辉璨;金昶和;河大元 -专利权人：三星电子株式会社
申请日： 2017-05-10 - 公布日： 2022-05-24 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种包含接触结构的半导体装置。半导体装置包含限定下部有源区的隔离区。第一源极/漏极区和第二源极/漏极区以及第一栅极电极和第二栅极电极在下部有源区上。第一源极/漏极区和第二源极/漏极区邻近于彼此。第一栅极遮盖图案和第二栅极遮盖图案分别在第一栅极电极和第二栅极电极上。第一接触结构和第二接触结构分别在第一源极/漏极区和第二源极/漏极区上。下部绝缘图案在第一源极/漏极区与第二源极/漏极区之间。上部绝缘图案在第一接触结构与第二接触结构之间。氧化硅具有相对于形成上部绝缘图案、第一栅极遮盖图案以及第二栅极遮盖图案的绝缘材料的刻蚀选择性。
包含接触结构半导体装置

[发明专利]半导体器件、制造其的方法和包括其的半导体器件阵列-CN202110972692.6在审
发明人：宋昇炫;洪炳鹤;全辉璨 -专利权人：三星电子株式会社
申请日： 2021-08-24 - 公布日： 2022-05-17 - 主分类号： H01L27/088 文献下载
摘要：公开了半导体器件、制造其的方法和包括其的半导体器件阵列。该方法包括：在至少一个衬底之上提供至少一个沟道结构；在执行栅极切割工艺之前，在所述至少一个沟道结构上沉积至少一个栅极遮罩层，使得所述至少一个栅极遮罩层形成在所述至少一个沟道结构的顶表面和侧表面上，并在所述至少一个衬底之上向外扩展以形成所述至少一个栅极遮罩层的外延伸部分，其中所述至少一个栅极遮罩层通过沉积相对于所述至少一个沟道结构自对准；以及去除所述至少一个栅极遮罩层的外延伸部分，使得在所述至少一个沟道结构两侧的所述至少一个栅极遮罩层具有相同的宽度。
半导体器件制造方法包括阵列

[发明专利]半导体器件及其制造方法和晶体管结构-CN202110504821.9在审
发明人：黄寅灿;全辉璨;洪炳鹤 -专利权人：三星电子株式会社
申请日： 2021-05-10 - 公布日： 2022-04-22 - 主分类号： H01L29/06 文献下载
摘要：本公开提供了半导体器件及其制造方法和晶体管结构。一种半导体器件包括：基板；第一晶体管，形成在基板之上并具有第一晶体管堆叠，该第一晶体管堆叠包括多个第一沟道结构、围绕第一沟道结构的第一栅极结构以及在第一晶体管堆叠的在第一沟道长度方向上的两端处的第一源极/漏极区和第二源极/漏极区；以及第二晶体管，在垂直方向上形成在第一晶体管之上并具有第二晶体管堆叠，该第二晶体管堆叠包括多个第二沟道结构、围绕第二沟道结构的第二栅极结构以及在第二晶体管堆叠的在第二沟道长度方向上的两端处的第三源极/漏极区和第四源极/漏极区，其中第三源极/漏极区不与第一源极/漏极区或第二源极/漏极区垂直地重叠，并且第四源极/漏极区不与第一源极/漏极区或第二源极/漏极区垂直地重叠。
半导体器件及其制造方法晶体管结构

[发明专利]具有台阶式多堆叠晶体管结构的半导体装置-CN202110623194.0在审
发明人：洪炳鹤;全辉璨;黄寅灿;徐康一;宋昇炫 -专利权人：三星电子株式会社
申请日： 2021-06-04 - 公布日： 2022-04-22 - 主分类号： H01L29/06 文献下载
摘要：提供了一种具有台阶式多堆叠晶体管结构的半导体装置。该半导体装置包括：基底；第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一源区/漏区和第二源区/漏区；以及第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片层的第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/漏区，其中，第一沟道组具有比第二沟道组的宽度大的宽度，其中，第一纳米片层的数量比第二纳米片层的数量小，并且其中，第一纳米片层的有效沟道宽度的总和基本上等于第二纳米片层的有效沟道宽度的总和。
具有台阶堆叠晶体管结构半导体装置

[发明专利]半导体器件及制造其的方法-CN201610223619.8有效
发明人：朴秀蕙;金伦楷;裵德汉;张在兰;全辉璨 -专利权人：三星电子株式会社
申请日： 2016-04-12 - 公布日： 2022-01-04 - 主分类号： H01L27/092 文献下载
摘要：一种半导体器件包括：设置有有源图案的衬底；横过有源图案延伸的栅电极；分别设置于栅电极之间的有源图案的上部中的源极/漏极区域；以及设置在栅电极之间并且分别电连接至源极/漏极区域的第一接触和第二接触。第一接触和第二接触以其接触中心线与相应的栅中心线间隔开第一和第二距离的方式设置。第一距离不同于第二距离。
半导体器件制造方法

[发明专利]半导体器件及制造其的方法-CN202110850759.9在审
发明人：朴秀蕙;金伦楷;裵德汉;张在兰;全辉璨 -专利权人：三星电子株式会社
申请日： 2016-04-12 - 公布日： 2021-11-26 - 主分类号： H01L27/092 文献下载
摘要：一种半导体器件包括：衬底，具有有源图案和源极/漏极区域；栅电极，在第一方向上与有源图案交叉并在与第一方向垂直的第二方向上彼此隔开；第一接触和第二接触，分别电连接至源极/漏极区域并在第二方向上间隔开，当在平面图中观看时，源极/漏极区域和与之连接的第一接触和第二接触位于栅电极之间，第一接触中的每一个与最靠近第一接触的栅电极的相应对的相邻栅电极分别隔开第一间隔距离和第二间隔距离，第二接触中的每一个与最靠近第二接触的栅电极的相应对的相邻栅电极分别隔开第三间隔距离和第四间隔距离，第一间隔距离与第二间隔距离的比不同于第三间隔距离与第四间隔距离的比。
半导体器件制造方法

[发明专利]垂直场效应晶体管（VFET）器件和制造其的方法-CN202110135744.4在审
发明人：金旻奎;全辉璨;孙吉焕 -专利权人：三星电子株式会社
申请日： 2021-02-01 - 公布日： 2021-08-24 - 主分类号： H01L29/78 文献下载
摘要：提供一种垂直场效应晶体管(VFET)器件和制造其的方法。该方法包括：提供中间VFET结构，包括衬底和在衬底上的鳍结构、栅极结构和底部外延层，栅极结构分别形成在鳍结构和底部外延层上，每个鳍结构包括鳍和其上的掩模；在栅极结构之间及其侧面填充层间电介质(ILD)层；分别在ILD层上形成ILD保护层，ILD保护层具有上部和下部并包括防止ILD层处的氧化物损失的材料；去除在ILD保护层的下部上方的鳍结构、栅极结构和ILD保护层；去除鳍结构的掩模和栅极结构的顶部，使得去除之后的鳍结构的顶表面和栅极结构的顶表面低于ILD层的顶表面；在其顶部被去除的栅极结构上形成顶部间隔物并且在其掩模被去除的鳍结构上形成顶部外延层；以及形成连接到顶部外延层的接触结构。
垂直场效应晶体管 vfet 器件制造方法

[发明专利]形成集成电路器件的方法-CN202110148536.8在审
发明人：金旻奎;全辉璨 -专利权人：三星电子株式会社
申请日： 2021-02-03 - 公布日： 2021-08-06 - 主分类号： H01L29/78 文献下载
摘要：提供了形成集成电路器件的方法。该方法可以包括在衬底上形成下部结构。下部结构可以包括第一VFET和第二VFET、在第一VFET和第二VFET之间的初始隔离结构、以及在初始隔离结构的相反两侧上和在初始隔离结构与衬底之间的栅极衬层。第一VFET和第二VFET中的每个可以包括底部源极/漏极区、依次堆叠的沟道区和顶部源极/漏极区以及在沟道区的侧表面上的栅极结构。初始隔离结构可以包括依次堆叠的牺牲层和间隙盖层。该方法还可以包括在下部结构上形成顶部盖层、然后通过去除牺牲层而在第一VFET和第二VFET之间形成腔。
形成集成电路器件方法

[发明专利]垂直场效应晶体管（VFET）结构及其制造方法-CN202110162117.X在审
发明人：金旻奎;全辉璨 -专利权人：三星电子株式会社
申请日： 2021-02-05 - 公布日： 2021-08-06 - 主分类号： H01L29/78 文献下载
摘要：本公开提供了一种垂直场效应晶体管(VFET)结构及其制造方法。该VFET结构包括：基板；形成在基板上的鳍结构；底部源极/漏极区域，形成在基板上在鳍结构的下部之间且在其相反两侧；以及浅沟槽隔离(STI)结构，形成在基板的侧部和底部源极/漏极区域的侧部，其中底部源极/漏极区域的上部包括底部硅化物层，每个底部硅化物层具有条形。
垂直场效应晶体管 vfet 结构及其制造方法

[发明专利]垂直场效应晶体管器件和半导体单元结构-CN202011078081.9在审
发明人：都桢湖;全辉璨 -专利权人：三星电子株式会社
申请日： 2020-10-10 - 公布日： 2021-04-13 - 主分类号： H01L29/78 文献下载
摘要：本公开提供一种垂直场效应晶体管(VFET)器件和半导体单元结构，该VFET器件包括：鳍结构，从衬底突出并在平面图中具有H形；栅极，包括形成在鳍结构的侧壁上的鳍侧壁部分以及从鳍侧壁部分延伸并填充鳍结构的下半部内部的空间的场栅极部分；栅极接触，在鳍结构的下半部内部的位置落着在场栅极部分上；底部外延层，包括底部源极/漏极(S/D)区域并形成在鳍结构下面；电源接触，落着在底部外延层上并配置为接收电源信号；形成在鳍结构之上的顶部S/D区域；以及落着在顶部S/D区域上的顶部S/D接触。
垂直场效应晶体管器件半导体单元结构

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