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[发明专利]一种半导体器件及其制造方法-CN202310157389.X在审
发明人： 殷华湘;赵朋;吴振华;张青竹;姚佳欣 -专利权人：中国科学院微电子研究所
申请日： 2023-02-23 - 公布日： 2023-06-23 - 主分类号： H01L29/10 文献下载
摘要：本申请提供一种半导体器件及其制造方法，包括衬底和设置于衬底一侧的源极、漏极和沟道结构，衬底包括底部鳍片结构，沿着第一方向，底部栅极设置于底部鳍片结构的两侧，底部栅极沿着垂直于衬底所在平面的方向进行延伸并和顶部栅极连接，也就是说，通过在底部鳍片结构周围设置底部栅极，实现利用底部栅极对底部鳍片结构的导电控制，既可以增大半导体器件在开态时的导电电流，也可以降低半导体器件在闭态时的漏电流，此外，由于顶部栅极和底部栅极连接，沟道结构中的热量可以利用顶部栅极和底部栅极传导至衬底中，增强半导体器件的散热效果，提高最终制造得到的半导体器件的性能。
一种半导体器件及其制造方法

[发明专利]一种背栅型氧化物半导体器件及其制备方法-CN202310244548.X在审
发明人：许高博;颜刚平;杨尚博;宋智雨;殷华湘;王桂磊;赵超 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2023-03-14 - 公布日： 2023-05-30 - 主分类号： H01L29/786 文献下载
摘要：本发明提出一种背栅氧化物半导体器件及其制备方法，采用自然氧化方法形成源漏电极的自然氧化层，实现了源极、漏极与金属钝化层的电学隔离，不再需要在源漏极与钝化层间设置offset，具备尺寸微缩潜力；同时，由于不再需要在源漏极与钝化层间设置offset，金属钝化层可以覆盖OS沟道的全部上表面，从而可以夺取更多OS材料中的氧，OS沟道中产生大量的氧空位，使得其与源极、漏极接触区域载流子浓度升高，因此具备优异的载流子迁移率。
一种背栅型氧化物半导体器件及其制备方法

[发明专利]一种半导体器件及其制造方法-CN202010494852.6有效
发明人：王桂磊;亨利·H·阿达姆松;孔真真;李俊杰;刘金彪;李俊峰;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2020-06-03 - 公布日： 2023-05-23 - 主分类号： H01L21/8234 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，在衬底上可以形成介质层，在介质层中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，第一堆叠层和第二堆叠层之间的介质层可以作为隔离层，第一堆叠层形成于纵向贯穿介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层，第二堆叠层形成于纵向贯穿介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层，之后，可以在第一堆叠层中形成第一器件，以及在第二堆叠层中形成第二器件。衬底上可以包括不同材料构成的第一器件和第二器件，因此能够提供多样化的器件结构，更能满足用户需求。
一种半导体器件及其制造方法

[发明专利]一种半导体器件及其制造方法-CN202010495600.5有效
发明人：王桂磊;亨利·H·阿达姆松;孔真真;李俊杰;刘金彪;李俊峰;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2020-06-03 - 公布日： 2023-05-23 - 主分类号： H01L21/8234 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，在衬底上可以形成介质层，在介质层中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，第一堆叠层形成于纵向贯穿介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层，第二堆叠层形成于纵向贯穿介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层，之后，可以在第一堆叠层中形成第一器件，以及在第二堆叠层中形成第二器件。这样，源漏之间存在纵向的沟道层，沟道层的长度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件，此外，能够提供多样化的器件结构，更能满足用户需求。
一种半导体器件及其制造方法

[发明专利]一种垂直环栅晶体管及其制造方法-CN202211626893.1在审
发明人：张亚东;张兆浩;霍嘉丽;骆堃;殷华湘;吴振华 -专利权人：中国科学院微电子研究所
申请日： 2022-12-16 - 公布日： 2023-05-12 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种垂直环栅晶体管及其制造方法，涉及半导体技术领域，用于减小晶体管的器件尺寸，利于提高半导体器件的集成度。所述垂直环栅晶体管包括：衬底、隔离介质层、堆叠结构和栅堆叠结构。上述隔离介质层形成在衬底上。堆叠结构形成在隔离介质层上。沿衬底的厚度方向，堆叠结构包括依次层叠设置的第一电极层、沟道层和第二电极层。沟道层的材料为二维材料。栅堆叠结构形成在隔离介质层上。栅堆叠结构环绕在堆叠结构的外周。所述垂直环栅晶体管的制造方法用于制造所述垂直环栅晶体管。
一种垂直晶体管及其制造方法

[发明专利]半导体器件及其制备方法-CN202211557870.X在审
发明人： 殷华湘;魏延钊;姚佳欣 -专利权人：中国科学院微电子研究所
申请日： 2022-12-06 - 公布日： 2023-05-12 - 主分类号： H01L29/423 文献下载
摘要：本发明属于半导体技术领域，具体涉及一种半导体器件及其制备方法。本发明设计的半导体器件包含衬底，位于衬底上方的界面层，自界面层外侧环绕设置的高k介质层，高k介质层的材质具备如下化学式：AxB1‑xOy；其中，元素A选自Hf、Si中任意一种，元素B选自Al、La、Co、Cr、Mn、Ti、Ta、Zr、Y、Sc中任意一种，且x取值0～1，y为零以外的任意自然数；元素A的含量在高k介质层中自远离界面层顶面的方向逐渐减少；元素B的含量在高k介质层中自远离界面层顶面的方向逐渐增加。通过元素A、元素B在高k介质层中的含量互补，以及各自的含量梯度分布方式，有利于促使界面层处的氧原子向高k介质扩散，并以此来减小界面态缺陷。本发明设计的GAA‑FET晶体管，其漏电最高能降低5个数量级，并实现PMOS、NMOS阈值电压调控范围在±300mV之间，可以满足更低漏电需求，且不会造成器件性能的退化。
半导体器件及其制备方法

[发明专利]一种半导体器件及其制作方法、集成电路和电子设备-CN202010080824.X有效
发明人：顾杰;张青竹;张兆浩;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2020-02-05 - 公布日： 2023-05-12 - 主分类号： H01L21/335 文献下载
摘要：本发明公开一种半导体器件及其制作方法、集成电路和电子设备，涉及半导体器件技术领域，用以抑制环栅晶体管漏电问题的产生。该半导体器件的制作方法包括：提供一衬底；在衬底上形成立体沟道结构、源极结构和漏极结构，源极结构和漏极结构均与立体沟道结构连接；立体沟道结构采用离子扩散方式或原位掺杂方式形成；在立体沟道结构上形成栅极结构，获得环栅晶体管。本发明提供的半导体器件及其制作方法、集成电路和电子设备用于半导体器件及集成电路的制作。
一种半导体器件及其制作方法集成电路电子设备

[发明专利]一种微纳通孔的制备方法及具有微纳通孔的结构-CN201911233378.5有效
发明人：李俊杰;周娜;李永亮;王桂磊;杨涛;殷华湘;李俊峰;王文武 -专利权人：中国科学院微电子研究所
申请日： 2019-12-05 - 公布日： 2023-05-12 - 主分类号： B81C1/00 文献下载
摘要：本发明提供一种微纳通孔的制备方法，包括步骤：提供衬底，自衬底的顶层向上依次形成结构层和牺牲层的叠层，构成第一结构，第一结构的顶层为牺牲层；基于顶层的牺牲层，形成若干分立的牺牲区域；在牺牲区域的顶层、侧壁以及承载牺牲区域的结构的表面形成侧墙膜；去除部分侧墙膜，保留牺牲区域侧壁的侧墙膜，以形成侧墙；去除牺牲区域；去除侧墙的两端，以形成若干间隔分布且独立的墙体；去除结构层和牺牲层至最底层的结构层，保留墙体下方的结构层和牺牲层；填充介质层，并平坦化以露出墙体的顶层；去除墙体两端的介质层至近衬底的顶层；去除牺牲层，形成通孔。本发明还一种具有微纳通孔的结构，包括采用本发明提供的制备方法而形成的通孔。
一种微纳通孔制备方法具有结构

[发明专利]电子束正胶的曝光方法-CN202010821044.6有效
发明人：贺晓彬;张青竹;殷华湘;李俊峰;刘金彪;李亭亭 -专利权人：中国科学院微电子研究所
申请日： 2020-08-14 - 公布日： 2023-05-02 - 主分类号： G03F7/20 文献下载
摘要：本发明涉及光刻工艺技术领域，具体涉及一种电子束正胶的曝光方法，包括以下步骤：提供器件版图；根据刻蚀工艺的具体需求，选择电子束正胶的厚度；将所述器件版图的设计尺寸缩小以作为实验尺寸；根据所述实验尺寸以及选择的电子束正胶的厚度进行电子束曝光实验，调整曝光剂量来使光刻胶完全感光，以使所述实验尺寸曝光至所述设计尺寸，得到曝光剂量‑各设计尺寸的对应关系；根据曝光剂量‑设计尺寸的对应关系，根据待曝光的晶圆的设计尺寸施加对应的曝光剂量。
电子束曝光方法

[发明专利]一种半导体器件及其制造方法-CN202211490576.1在审
发明人：张青竹;殷华湘;李恋恋;姚佳欣;曹磊;张亚东;许高博;张兆浩;刘阳;韩燕楚 -专利权人：中国科学院微电子研究所
申请日： 2022-11-25 - 公布日： 2023-04-28 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔至少位于沟道结构和衬底之间，空腔由沟道结构、源极、漏极和衬底围绕形成，也就是说，沟道结构、源极和漏极下方为空腔，没有接触的膜层，构成了全浮空结构，可以大幅改善半导体器件的栅控性能，减小半导体器件亚阈值摆幅、降低漏电流和寄生电容，增加驱动电流，提高半导体器件的性能。
一种半导体器件及其制造方法

[发明专利]一种神经元器件及其制备方法-CN202211441897.2在审
发明人：吴振华;霍嘉丽;张兆浩;张亚东;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2022-11-17 - 公布日： 2023-04-25 - 主分类号： H10N70/20 文献下载
摘要：本发明涉及一种神经元器件，该神经元器件基于二维材料沟道层实现神经形态计算，并通过在源/漏两端与沟道层的接触区插入功函数层，使接触界面形成非对称的肖特基接触，并结合栅介质层引入的缺陷俘获和释放机制，实现了阻变特性并进一步实现了基于单器件的LIF神经元器件，即单器件神经元。
一种神经元器件及其制备方法

[发明专利]一种半导体器件及其制造方法-CN202211497854.6在审
发明人：张青竹;殷华湘;曹磊;李恋恋;刘阳;姚佳欣;张亚东;许高博;张兆浩;韩燕楚 -专利权人：中国科学院微电子研究所
申请日： 2022-11-25 - 公布日： 2023-04-21 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔分别设置于栅极和源极或漏极之间，空腔由栅极、源极或漏极和纳米片围绕形成，也就是说，在栅极和源极或漏极之间形成空腔，即在栅极的侧壁形成空气内侧墙，避免在栅极的侧壁形成由其他材料构成的内侧墙的影响，能够避免由于内侧墙是其他材料导致的寄生电容增加的问题，大幅降低器件的寄生电容，提高半导体器件的工作速度。
一种半导体器件及其制造方法

[发明专利]一种垂直围栅薄膜晶体管及其制备方法-CN202211484334.1在审
发明人：宋智雨;许高博;颜刚平;杨尚博;殷华湘;罗军 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2022-11-24 - 公布日： 2023-04-18 - 主分类号： H01L27/12 文献下载
摘要：本发明涉及一种垂直围栅薄膜晶体管及其制备方法，一种垂直围栅薄膜晶体管，自下往上依次包括：衬底；隔离层，其设置在衬底上；源极层，其设置到隔离层上；环状薄膜沟道，其垂直设置在源极层上；漏极层，其设置在筒状薄膜沟道上部；垂直围栅，其填充环状薄膜沟道的内部以及覆盖所述环状沟道的侧壁。本发明使用金属侧墙作为牺牲层，起到刻蚀过程中保护下层薄膜以及沟道释放的牺牲层作用，半导体侧墙作为沟道，通过将牺牲层腐蚀掉，使得片状或柱状半导体侧墙沟道立于上下的源漏金属之间，再填充栅介质和栅金属实现全包围栅结构，并且沟道是垂直方向的，且沟道的制备工艺也无需外延，使用PVD、CVD或者ALD即可。
一种垂直薄膜晶体管及其制备方法

[发明专利]一种半导体器件及其制备方法-CN202310084148.7在审
发明人： 殷华湘;曹磊;李俊杰;张青竹;李永亮 -专利权人：中国科学院微电子研究所
申请日： 2023-01-16 - 公布日： 2023-04-18 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种半导体器件及其制造方法，在半导体器件的制备中，第一次各项异性刻蚀形成纳米片叠层鳍片；然后，通过鳍片侧淀积的第二侧墙保护沟道结构，并光刻形成光刻胶掩模图形保护半导体器件的源漏区，且利用图形化光刻方法精确定义纳米片叠层鳍片下方的局域介质隔离位置；接着在第二次各向异性刻蚀衬底至适当深度后，栅极区衬底鳍宽度小于源漏区衬底鳍宽度；然后，第三次各向同性刻蚀纳米片叠层衬底鳍下方形成局域隔离凹槽，且源漏区存在衬底鳍支撑结构保证结构的稳定性；通过在局域隔离凹槽中填充绝缘介质实现半导体器件底部局域介质隔离，从而抑制半导体器件底部寄生沟道漏电，以及部分源漏与衬底的PN结漏电，进一步优化器件的电学性能。
一种半导体器件及其制备方法

[发明专利]一种半导体器件及其制造方法-CN202310161967.7在审
发明人： 殷华湘;赵朋;吴振华;张兆浩 -专利权人：中国科学院微电子研究所
申请日： 2023-02-23 - 公布日： 2023-04-18 - 主分类号： H01L29/10 文献下载
摘要：本申请提供一种半导体器件及其制造方法，包括：衬底，设置于衬底一侧的源极、漏极、栅极和沟道结构，沟道结构包括多个纳米片形成的叠层，栅极环绕纳米片，纳米片包括边缘区域和中心区域，在垂直于衬底所在平面的方向上，中心区域的纳米片厚度小于边缘区域的纳米片厚度，也就是说，纳米片形成了一种中间薄边缘厚的结构，减少了相邻纳米片之间的其他结构的厚度以及体积，降低半导体器件的寄生电阻，此外，靠近源极或漏极的区域的纳米片厚度较大，和源极以及漏极的接触面积变大，沟道结构产生的热量能够通过增大的接触面积传导至源极和漏极，加快散热效率，增强散热效果，提高最终制造得到的半导体器件的性能。
一种半导体器件及其制造方法