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[发明专利]一种半导体器件及制造方法-CN202310166065.2在审
发明人：姚佳欣;魏延钊;殷华湘;张青竹 -专利权人：中国科学院微电子研究所
申请日： 2023-02-15 - 公布日： 2023-09-29 - 主分类号： H01L21/8234 文献下载
摘要：本申请提供一种半导体器件及制造方法，半导体器件包括衬底，衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，第一掺杂区域上设置有堆叠的多个第一半导体层，多个第一半导体层之间具有第一间隙，第二掺杂区域上设置有堆叠的多个第二半导体层，多个第二半导体层之间具有第二间隙，在第一间隙中形成第一偶极子层，在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，在第二间隙中进行退火处理，得到第二偶极子层，第二偶极子层和第一偶极子层的极性相反。能够避免由于第二间隙的空间受限导致填充不均匀，附着颗粒物在第二间隙中的填充效果更好，能够实现多阈值集成，提高器件性能。
一种半导体器件制造方法

[发明专利]一种半导体器件及制造方法-CN202310147038.0在审
发明人：姚佳欣;魏延钊;殷华湘;张青竹 -专利权人：中国科学院微电子研究所
申请日： 2023-02-15 - 公布日： 2023-09-29 - 主分类号： H01L21/8234 文献下载
摘要：本申请提供一种半导体器件及制造方法，半导体器件包括衬底，衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，第一掺杂区域上设置有堆叠的多个第一半导体层，多个第一半导体层之间具有第一间隙，第二掺杂区域上设置有堆叠的多个第二半导体层，多个第二半导体层之间具有第二间隙，在第一间隙中形成第一偶极子层，在第二间隙中形成第二偶极子层，第二偶极子层和第一偶极子层的极性相反，在第一间隙中和第二间隙中形成金属栅结构。由于位于第一掺杂区域的第一偶极子层的极性，与位于第二掺杂区域的第二偶极子层的极性相反，在第一掺杂区域和第二掺杂区域可以形成不同的器件阈值，实现多阈值集成，可以精确调控半导体器件阈值，提高器件性能。
一种半导体器件制造方法

[发明专利]半导体器件及其制备方法-CN202211557870.X在审
发明人：殷华湘;魏延钊;姚佳欣 -专利权人：中国科学院微电子研究所
申请日： 2022-12-06 - 公布日： 2023-05-12 - 主分类号： H01L29/423 文献下载
摘要：本发明属于半导体技术领域，具体涉及一种半导体器件及其制备方法。本发明设计的半导体器件包含衬底，位于衬底上方的界面层，自界面层外侧环绕设置的高k介质层，高k介质层的材质具备如下化学式：AxB1‑xOy；其中，元素A选自Hf、Si中任意一种，元素B选自Al、La、Co、Cr、Mn、Ti、Ta、Zr、Y、Sc中任意一种，且x取值0～1，y为零以外的任意自然数；元素A的含量在高k介质层中自远离界面层顶面的方向逐渐减少；元素B的含量在高k介质层中自远离界面层顶面的方向逐渐增加。通过元素A、元素B在高k介质层中的含量互补，以及各自的含量梯度分布方式，有利于促使界面层处的氧原子向高k介质扩散，并以此来减小界面态缺陷。本发明设计的GAA‑FET晶体管，其漏电最高能降低5个数量级，并实现PMOS、NMOS阈值电压调控范围在±300mV之间，可以满足更低漏电需求，且不会造成器件性能的退化。
半导体器件及其制备方法

[发明专利]一种堆叠纳米片GAA-FET器件及其制作方法-CN202211520310.7在审
发明人：姚佳欣;魏延钊;张青竹;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2022-11-30 - 公布日： 2023-04-04 - 主分类号： H01L21/336 文献下载
摘要：本申请提供一种堆叠纳米片GAA‑FET器件及其制作方法，在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；刻蚀堆叠层形成鳍；从外向内刻蚀第一半导体层两端的部分区域，在第一半导体层两端形成第二侧墙；去除第一半导体层释放纳米片沟道，第二半导体层作为沟道；横向刻蚀第二侧墙和沟道区的交叠区域形成空隙；在空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层，直至将空隙完全填充，环绕沟道形成界面氧化层和第三高k介质层，并形成包围沟道的金属栅。形成第一高k介质层和第二高k介质层的超叠层结构，最大程度的抑制电场向源漏区和沟道的交叠区域传导，减弱交叠区域的电场强度，抑制带带隧穿漏电，避免器件关态漏电。
一种堆叠纳米 gaa fet 器件及其制作方法

[发明专利]半导体器件及其制备方法-CN202211549643.2在审
发明人：殷华湘;姚佳欣;魏延钊 -专利权人：中国科学院微电子研究所
申请日： 2022-12-05 - 公布日： 2023-03-14 - 主分类号： H01L27/088 文献下载
摘要：本发明属于半导体技术领域，具体涉及一种半导体器件及其制备方法。本发明设计的半导体器件包含衬底，位于衬底上方的NMOS区和PMOS区；其中，NMOS区包含第一NMOS区与第二NMOS区，第一NMOS区包含第一纳米片阵列，第二NMOS区包含第二纳米片阵列；PMOS区包含第一PMOS区与第二PMOS区，第一PMOS区包含第三纳米片阵列，第二PMOS区包含第四纳米片阵列；且第一纳米片阵列、第二纳米片阵列、第三纳米片阵列、第四纳米片阵列中每个纳米片沟道的外侧分别环绕有栅极电介质层，该栅极电介质层包含界面层，且该栅极电介质层还包含依次覆盖界面层的第一高k介质层、第二高k介质层与第三高k介质层；或者该栅极电介质层还包含依次覆盖界面层的第三高k介质层、第二高k介质层与第一高k介质层；其中，第一高k介质层与第三高k介质层的极性不同，第一高k介质层与第二高k介质层形成的电偶极子电场与第三高k介质层与第二高k介质层形成的电偶极子电场不同，在退火后改变IL中Si‑O极性强度，以此来实现器件不同位置的阈值调控。
半导体器件及其制备方法

[发明专利]一种堆叠纳米片GAA-FET器件及其制作方法-CN202211540309.0在审
发明人：姚佳欣;魏延钊;张青竹;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2022-11-30 - 公布日： 2023-03-14 - 主分类号： H01L29/78 文献下载
摘要：本申请提供一种堆叠纳米片GAA‑FET器件及其制作方法，在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；刻蚀堆叠层形成鳍；从外向内刻蚀第一半导体层两端的部分区域，在第一半导体层两端形成第二侧墙；去除第一半导体层释放纳米片沟道，第二半导体层作为沟道；横向刻蚀第二侧墙和沟道的交叠区域形成空隙；在空隙中形成界面氧化层和第一高k介质层；在第一高k介质层和第二侧墙之间，以及环绕沟道形成第二高k介质层，并形成包围沟道的金属栅。在沟道和第二侧墙之间形成界面氧化层、第一高k介质层和第二高k介质层，抑制金属栅产生的电场向源漏区和沟道的交叠区域传导，减弱交叠区域的电场强度，抑制带带隧穿漏电，避免器件关态漏电。
一种堆叠纳米 gaa fet 器件及其制作方法

[发明专利]一种堆叠纳米片GAA-FET器件及其制作方法-CN202211520482.4在审
发明人：姚佳欣;魏延钊;殷华湘;张青竹 -专利权人：中国科学院微电子研究所
申请日： 2022-11-30 - 公布日： 2023-02-28 - 主分类号： H01L21/336 文献下载
摘要：本申请提供一种堆叠纳米片GAA‑FET器件及其制作方法，在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；刻蚀堆叠层形成鳍；从外向内刻蚀第一半导体层两端的部分区域，在第一半导体层两端形成第二侧墙；去除第一半导体层释放纳米片沟道，第二半导体层作为沟道；依次形成包围沟道的界面氧化层、第一高k介质层、第二高k介质层、第三高k介质层和金属栅，第一高k介质层和/或第三高k介质层为Hf基高k材料。将第一高k介质层、第二高k介质层和第三高k介质层构成的叠层结构作为吸氧源，吸取界面氧化层中的氧，使得GAA‑FET器件界面氧化层可以继续减少，且在堆叠纳米片之间形成介质层叠层较容易，不受堆叠纳米片之间的空间限制，提高GAA‑FET器件性能。
一种堆叠纳米 gaa fet 器件及其制作方法

[发明专利]一种围栅器件及其制造方法-CN202211520488.1在审
发明人：姚佳欣;魏延钊;曹磊;张青竹;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2022-11-30 - 公布日： 2023-02-28 - 主分类号： H01L21/336 文献下载
摘要：本申请提供一种围栅器件及其制造方法，提供衬底；在衬底上形成具有第一掺杂的缓冲层；缓冲层包括第一掺杂区和位于第一掺杂区上方的第二掺杂区，第一掺杂区的掺杂浓度为第一掺杂浓度，第二掺杂区的掺杂浓度为第二掺杂浓度，第一掺杂浓度高于第二掺杂浓度；在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在堆叠层、缓冲层和衬底中形成鳍，鳍的中部为沟道区；将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。
一种器件及其制造方法

[发明专利]一种多阈值堆叠纳米片GAA-FET器件阵列及其制备方法-CN202210810614.0在审
发明人：殷华湘;姚佳欣;张青竹;魏延钊 -专利权人：中国科学院微电子研究所;北方集成电路技术创新中心（北京）有限公司
申请日： 2022-07-11 - 公布日： 2022-11-01 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及一种多阈值堆叠纳米片GAA‑FET器件阵列及其制备方法，其中，多阈值堆叠纳米片GAA‑FET器件阵列包括两组或多组GAA‑FET器件，每组GAA‑FET器件包括：所述GAA‑FET器件阵列中每组所述GAA‑FET器件中的纳米片堆栈部总高度相同，其中第一组GAA‑FET器件中纳米片厚度大于第二GAA‑FET器件单元中纳米片厚度，第一组GAA‑FET器件中环绕式栅极中的金属栅厚度小于第二组GAA‑FET器件中环绕式栅极中的金属栅厚度，以此在后继工艺中获得不同的器件阈值。本发明的技术方案通过不同纳米片沟道厚度与上下间距以实现不同厚度金属栅薄膜填充，可以精确控制器件多阈值。
一种阈值堆叠纳米 gaa fet 器件阵列及其制备方法

[发明专利]一种多阈值堆叠纳米片GAA-FET器件阵列的制备方法-CN202210810604.7在审
发明人：殷华湘;姚佳欣;张青竹;魏延钊 -专利权人：中国科学院微电子研究所;北方集成电路技术创新中心（北京）有限公司
申请日： 2022-07-11 - 公布日： 2022-10-11 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及一种多阈值堆叠纳米片GAA‑FET器件阵列的制备方法，其中，器件环绕式栅极中的高k介质层的形成过程为：首先界面氧化后沉积覆盖无极性高k介质层，然后沉积覆盖第一类极性高k介质层，进行退火，然后通过刻蚀工艺在部分器件阵列中去除，以便后继形成第一类器件阈值；再沉积覆盖第二类极性高k介质，进行退火，然后再通过刻蚀工艺在部分器件阵列中去除，形成第二类器件阈值，并以此通过不同覆盖区域组合获得更多的器件阈值。本发明在GAA‑FET器件阵列集成制造中通过不同极性叠层高k介质层覆盖来改变界面氧化层中Si‑O极性强度，以此来实现不同器件阈值的制造方法。
一种阈值堆叠纳米 gaa fet 器件阵列制备方法

[发明专利]一种环绕栅极晶体管及其制备方法-CN202210169094.X在审
发明人：殷华湘;姚佳欣;徐忍忍;魏延钊 -专利权人：中国科学院微电子研究所;北方集成电路技术创新中心（北京）有限公司
申请日： 2022-02-23 - 公布日： 2022-06-03 - 主分类号： H01L21/8238 文献下载
摘要：本发明涉及一种环绕栅极晶体管及其制备方法。一种环绕栅极晶体管的制备方法采用如下方法形成栅介质：先形成第一高k介质层，然后去除部分区域的第一高k介质层；再形成第二高k介质层；其中，所述第一高k介质层和所述第二高k介质层具有不同的电负性或者不同的原子半径。本发明利用不同区域上两个高k介质层的不同结构来形成不同器件阈值，为器件的多阈值集成提供了更好的选择性。
一种环绕栅极晶体管及其制备方法

[发明专利]堆叠纳米片环栅CMOS器件及其制备方法-CN202210159294.7在审
发明人：殷华湘;姚佳欣;徐忍忍;魏延钊 -专利权人：中国科学院微电子研究所;北方集成电路技术创新中心（北京）有限公司
申请日： 2022-02-21 - 公布日： 2022-05-27 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种堆叠纳米片环栅CMOS器件及其制备方法，CMOS器件包括：衬底，形成于衬底NMOS区域上方的第一NMOS和第二NMOS，第一NMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、NMOS功函数层和导电金属层，第二NMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、NMOS功函数层和导电金属层；形成于衬底PMOS区域上方的第一PMOS和第二PMOS，第一PMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第二高k介质层、PMOS功函数层和导电金属层，第二PMOS的纳米片阵列中每个纳米片沟道由内到外依次环绕有第一高k介质层、PMOS功函数层和导电金属层。
堆叠纳米片环栅 cmos 器件及其制备方法

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