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[发明专利] 半导体装置及其制造方法 -CN201910517155.5 有效
发明人：
川崎裕二 ;吉野学
- 专利权人：
三菱电机株式会社
申请日：
2019-06-14
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公布日：
2023-10-24
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主分类号：
H01L23/528 文献下载
摘要： 本发明目的是提供能够缓和台阶的半导体装置及其制造方法。本发明涉及的半导体装置具备：第1层间绝缘膜，具有第1开口；第2层间绝缘膜，具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；第2配线层；第3层间绝缘膜；以及SOG(Spin on Glass)膜，以俯视观察时与第1开口重叠的方式形成，第2开口的开口面积比第1开口大，在剖视观察时，在将第1开口的宽度即第1开口宽度设为W1，将第2开口的宽度即第2开口宽度设为W2，将从半导体衬底表面到第2开口处的第3层间绝缘膜的表面为止的高度的最小值设为H1，以及将从半导体衬底表面到第2开口的端部即第2开口端处的第3层间绝缘膜的表面为止的高度设为H2时，满足(H2‑H1)/((W2‑W1)/2)≤3.6。半导体 装置 及其 制造 方法
[发明专利] SiC－SOI器件及其制造方法 -CN201910631536.6 有效
发明人：
秋山肇 ;吉野学
- 专利权人：
三菱电机株式会社
申请日：
2019-07-12
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公布日：
2023-08-29
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主分类号：
H01L27/12 文献下载
摘要： 本发明的目的在于在晶片粘接型的介电隔离构造中实现高耐压化而不使SOI层厚膜化。SiC－SOI器件(1001)的器件区域(RD)具备：第1沟槽(8)，其连续地或间断地包围N－型漂移区域(3A)，不贯穿SiC衬底；N+型侧面部扩散区域(5)，其形成于第1沟槽(8)的两个侧面；N+型底部扩散区域(4)，其形成于N－型漂移区域(3A)的下方，与N+型侧面部扩散区域(5)相接；以及多个薄绝缘膜(23)，它们在漂移区域的表面附近以小于或等于0.4μm的间隔形成。周边区域(RC)具备：第2沟槽(10)，其以连续地包围第1沟槽(8)的方式形成，贯穿SiC衬底；以及隔离绝缘膜区域(11)，其形成于第2沟槽(10)的两个侧面。sic soi 器件 及其 制造 方法
[发明专利] 半导体装置 -CN201680089138.0 有效
发明人：
吉野学
- 专利权人：
三菱电机株式会社
申请日：
2016-09-13
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公布日：
2023-04-04
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主分类号：
H01L27/08 文献下载
摘要： RESURF分离构造包围高电位侧电路区域的外周，将高电位侧电路区域与低电位侧电路区域分离。RESURF分离构造具有高耐压分离部、高耐压NchMOS以及高耐压PchMOS。高耐压分离部、高耐压NchMOS以及高耐压PchMOS具有多个场板(9、19a、19b、19c)。高耐压PchMOS的最靠低电位侧电路区域侧的场板(19c)的内端部与高耐压NchMOS的最靠低电位侧电路区域侧的场板(19b)的内端部相比位于低电位侧电路区域侧。半导体 装置
[发明专利] 半导体装置 -CN202110035225.0 在审
发明人：
吉野学 清水和宏
- 专利权人：
三菱电机株式会社
申请日：
2021-01-12
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公布日：
2021-07-20
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主分类号：
H01L29/06 文献下载
摘要： 得到不会使高耐压分离区域和高耐压MOS的RESURF耐压降低，能够对高耐压分离区域和高耐压MOS之间的泄漏电流进行抑制的半导体装置。高耐压分离区域具有在半导体基板(8)的主面形成的第2导电型的第1扩散层(9)。高耐压MOS具有在半导体基板(8)的主面形成的第2导电型的第2扩散层(10)。低电位侧电路区域具有在半导体基板(8)的主面形成的第1导电型的第3扩散层(11)。在第1扩散层(9)和第2扩散层(10)之间露出的半导体基板(8)的主面形成有杂质浓度比半导体基板(8)高的第1导电型的第4扩散层(12)。第4扩散层(12)从高电位侧电路区域向低电位侧电路区域延伸，该第4扩散层没有与第3扩散层(11)接触。半导体 装置
[发明专利] 半导体装置及集成电路 -CN202011510550.X 在审
发明人：
今坂俊博 ;清水和宏 ;吉野学 川崎裕二
- 专利权人：
三菱电机株式会社
申请日：
2020-12-18
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公布日：
2021-06-25
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主分类号：
H01L29/78 文献下载
摘要： 涉及半导体装置及集成电路。改善在RESURF区域形成的MOSFET的耐压性能的提高与接通电阻的降低之间的折衷关系。半导体装置具有：N型扩散层(3)，形成于P型扩散层(1)的表层部，作为RESURF区域而起作用；N型填埋扩散层(2)，形成于N型扩散层(3)的高电位侧电路侧的底部，杂质峰值浓度比N型扩散层(3)高；以及MOSFET，将N型扩散层(3)作为漂移层。MOSFET具有：热氧化膜(9)，形成于成为漏极区域的N型扩散层(4)与成为源极区域的N型扩散层(7)之间；以及N型扩散层(14)，形成于热氧化膜(9)之下，杂质峰值浓度比N型扩散层(3)高。N型扩散层(14)的低电位侧电路侧的端部比N型填埋扩散层的低电位侧电路侧的端部更靠近低电位侧电路。半导体 装置 集成电路
[发明专利] 半导体装置 -CN202011238738.3 在审
发明人：
清水和宏 ;川崎裕二 ;今坂俊博 ;吉野学
- 专利权人：
三菱电机株式会社
申请日：
2020-11-09
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公布日：
2021-05-14
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主分类号：
H01L27/06 文献下载
摘要： 向自举电容(39)供给充电电流的半导体装置具有半导体层(1)、N+型扩散区域(5b)及N型扩散区域(2)、P+型扩散区域(4a)及P型扩散区域(3a)、N+型扩散区域(5a)、源极电极(10b)、漏极电极(10c)、背栅极电极(10a)、栅极电极(9a)。N+型扩散区域(5b)及N型扩散区域(2)与自举电容(39)的第1电极电连接。电源电压(Vcc)供给至N+型扩散区域(5a)。源极电极(10b)与第3半导体区域(N+型扩散区域(5a))连接且被供给电源电压。背栅极电极(10a)连接至与N+型扩散区域(5a)分离的区域，并且接地。源极电极(10b)与背栅极电极(10a)之间的耐压大于电源电压。半导体 装置
