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- [发明专利]半导体装置-CN202110035225.0在审
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吉野学;清水和宏
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三菱电机株式会社
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2021-01-12
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2021-07-20
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H01L29/06
- 得到不会使高耐压分离区域和高耐压MOS的RESURF耐压降低，能够对高耐压分离区域和高耐压MOS之间的泄漏电流进行抑制的半导体装置。高耐压分离区域具有在半导体基板(8)的主面形成的第2导电型的第1扩散层(9)。高耐压MOS具有在半导体基板(8)的主面形成的第2导电型的第2扩散层(10)。低电位侧电路区域具有在半导体基板(8)的主面形成的第1导电型的第3扩散层(11)。在第1扩散层(9)和第2扩散层(10)之间露出的半导体基板(8)的主面形成有杂质浓度比半导体基板(8)高的第1导电型的第4扩散层(12)。第4扩散层(12)从高电位侧电路区域向低电位侧电路区域延伸，该第4扩散层没有与第3扩散层(11)接触。
- 半导体装置
- [发明专利]半导体装置及集成电路-CN202011510550.X在审
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今坂俊博;清水和宏;吉野学;川崎裕二
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三菱电机株式会社
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2020-12-18
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2021-06-25
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H01L29/78
- 涉及半导体装置及集成电路。改善在RESURF区域形成的MOSFET的耐压性能的提高与接通电阻的降低之间的折衷关系。半导体装置具有：N型扩散层(3)，形成于P型扩散层(1)的表层部，作为RESURF区域而起作用；N型填埋扩散层(2)，形成于N型扩散层(3)的高电位侧电路侧的底部，杂质峰值浓度比N型扩散层(3)高；以及MOSFET，将N型扩散层(3)作为漂移层。MOSFET具有：热氧化膜(9)，形成于成为漏极区域的N型扩散层(4)与成为源极区域的N型扩散层(7)之间；以及N型扩散层(14)，形成于热氧化膜(9)之下，杂质峰值浓度比N型扩散层(3)高。N型扩散层(14)的低电位侧电路侧的端部比N型填埋扩散层的低电位侧电路侧的端部更靠近低电位侧电路。
- 半导体装置集成电路
- [发明专利]半导体装置-CN202011238738.3在审
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清水和宏;川崎裕二;今坂俊博;吉野学
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三菱电机株式会社
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2020-11-09
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2021-05-14
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H01L27/06
- 向自举电容(39)供给充电电流的半导体装置具有半导体层(1)、N+型扩散区域(5b)及N型扩散区域(2)、P+型扩散区域(4a)及P型扩散区域(3a)、N+型扩散区域(5a)、源极电极(10b)、漏极电极(10c)、背栅极电极(10a)、栅极电极(9a)。N+型扩散区域(5b)及N型扩散区域(2)与自举电容(39)的第1电极电连接。电源电压(Vcc)供给至N+型扩散区域(5a)。源极电极(10b)与第3半导体区域(N+型扩散区域(5a))连接且被供给电源电压。背栅极电极(10a)连接至与N+型扩散区域(5a)分离的区域，并且接地。源极电极(10b)与背栅极电极(10a)之间的耐压大于电源电压。
- 半导体装置
- [发明专利]半导体装置-CN201410363851.2有效
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清水和宏
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三菱电机株式会社
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2014-07-28
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2017-05-17
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H01L23/538
- 得到一种能够降低制造成本，能够使动作稳定化的半导体装置。在填埋氧化膜(2)上设有活性硅层(3)。活性硅层具有低压区域(4)、高压区域(5)及连接区域(6)。沟槽隔离部(7)将低压区域、高压区域及连接区域彼此绝缘隔离。在低压区域设有低电位信号处理电路(8)，在高压区域设有高电位信号处理电路(9)。电容(15、17)设置在连接区域上，将交流信号从低电位信号处理电路传送至高电位信号处理电路。电容具有与低电位信号处理电路连接的低电位电极(15a、17a)和与高电位信号处理电路连接的高电位电极(15b、17b)。低电位电极和高电位电极分别具有层叠的多个配线层，两者的配线层彼此的侧壁相对而进行电容耦合。
- 半导体装置
- [发明专利]SOI晶圆及其制造方法-CN201210521787.7有效
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清水和宏;山下润一;蔀拓一郎
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三菱电机株式会社
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2012-12-07
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2013-09-11
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H01L27/12
- 本发明的目的在于提供一种晶圆内部具备空腔图案（3）的SOI晶圆，也就是在SOI晶圆上进行曝光时，能以低成本进行曝光掩模的位置对准的SOI晶圆。本发明的SOI晶圆具备：支承衬底（1）和形成于支承衬底（1）上的绝缘层（2），在形成有绝缘层（2）的支承衬底（1）的一个主面形成有规定的空腔图案（3），还具备：堵塞该空腔图案（3）并形成于绝缘层（2）上的活性半导体层（5），活性半导体层（5）未形成于支承衬底（1）的外周部，还具备：形成于支承衬底（1）的上述一个主面侧的上述外周部，并确定空腔图案（3）的位置的多个叠合标记图案（4）。
- soi及其制造方法
- [发明专利]功率用半导体装置-CN201110140111.9有效
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清水和宏
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三菱电机株式会社
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2011-05-16
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2011-12-28
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H01L29/06
- 本发明得到一种可以降低耗电功率的功率用半导体装置。功率用半导体装置利用高耐压二极管DB对电容器CB充电，以得到高侧驱动电路(10a)的驱动电压，高耐压二极管DB具有：P-型半导体衬底(12)；N型负极区域(14)，设在P-型半导体衬底(12)的表面；P型正极区域(16)，设在N型负极区域(14)内；P+型接触区域(20)和N+型接触区域(22)，设在P型正极区域(16)内；负极电极(24)，连接于N型负极区域(14)；以及正极电极(26)，连接于P+型接触区域(20)和N+型接触区域(22)。
- 功率半导体装置
- [发明专利]驱动桥接的功率晶体管的半导体装置-CN201010143128.5有效
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清水和宏
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三菱电机株式会社
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2010-02-24
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2010-11-10
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H02M7/538
- 半导体装置(HVIC)包含形成于半导体衬底(29)的低电位侧电路(1)、高电位侧电路(2)、假想接地电位焊盘(11)、共同接地电位焊盘(6)及二极管(D3)。低电位侧电路(1)驱动低电位侧功率晶体管(Q1)。高电位侧电路(2)设于高电位区域(HVLR)，驱动高电位侧功率晶体管(Q2)。假想接地电位焊盘(11)，配置在高电位区域(HVLR)，与两功率晶体管(Q2，Q1)的连接节点(PA)耦合，对高电位侧电路(2)供给假想接地电位。共同接地电位焊盘(6)对低电位侧电路(1)及高电位侧电路(2)供给共同的接地电位。二极管的负极与假想接地电位焊盘(11)连接，正极与共同接地电位焊盘(6)连接。
- 驱动功率晶体管半导体装置
- [发明专利]半导体装置-CN201010113008.0无效
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清水和宏;秋山肇;保田直纪
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三菱电机株式会社
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2006-07-18
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2010-09-08
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H01L23/525
- 本发明提供一种半导体装置。半导体制造装置中的描绘图案印刷部具有分别射出导电性溶剂、绝缘性溶剂和界面处理液的印刷头，印刷头根据来自晶片测试部的描绘图案的信息、来自存储部的与该晶片有关的信息和来自芯片坐标识别部的坐标信息，可以对该晶片印刷所要的电路描绘图案，半导体制造方法使用半导体制造装置，并利用印刷处理形成所要的电路，制造出半导体装置，在半导体装置上形成焊盘电极等，以便可以利用电路描绘图案的印刷对该半导体装置进行修整处理。
- 半导体装置
- [发明专利]半导体装置-CN200910167404.9有效
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清水和宏
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三菱电机株式会社
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2009-08-13
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2010-06-23
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H01L27/04
- 本发明涉及一种半导体装置。以包围被施加高电位的感测电阻(9)和形成第一逻辑电路(26)的高电位逻辑区域(25)周围的方式，隔着分离区域(30)形成RESURF区域(24)。在RESURF区域(24)外侧形成被施加相对接地电位要驱动第二逻辑电路(22)所需的驱动电压电平的第二逻辑电路区域。在RESURF区域(24)中，沿着内周形成场效应晶体管(T)的漏极电极(12)，且沿着外周形成源极电极(10)。此外，与感测电阻(9)连接的多晶硅电阻(4)从内周侧向外周侧以螺旋形形成。从而，减少了电路形成的区域的占有面积，实现半导体装置的小型化。
- 半导体装置
- [发明专利]半导体器件-CN200810176147.0有效
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清水和宏
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三菱电机株式会社
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2004-04-23
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2009-04-01
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H03K17/06
- 本发明的课题是，提供防止了用于进行电源线的桥式整流的半导体元件遭到破坏的功率集成电路器件。本发明制成了将HNMOS晶体管(4)的漏电极与NMOS晶体管(21)的栅电极连接，经电阻(32)对NMOS晶体管(21)的漏电极施加逻辑电路电压VCC，对NMOS晶体管(21)的源电极施加接地电位的结构。于是，借助于用接口电路(1)监测NMOS晶体管(21)的漏电位V2，间接地监测了电位VS。
- 半导体器件
- [发明专利]功率器件的驱动电路-CN200610169355.9有效
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清水和宏
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三菱电机株式会社
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2006-11-29
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2007-09-12
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H02M1/08
- 本发明提供可防止由高电位侧基准电位的负噪声、dv/dt导致的误信号的传送的功率器件的驱动电路。其具备：电平移动电路，将用于将功率器件分别控制为导通状态/截止状态的导通信号和截止信号进行电平移动并输出；掩蔽电路，在导通信号和截止信号都比第1阈值电平低时，阻止导通信号和截止信号的传送；短路电路，设置在掩蔽电路的前级，在导通信号和截止信号都比第2阈值电平低时，使导通信号的传送通路和截止信号的传送通路短路。第2阈值电平比第1阈值电平高。
- 功率器件驱动电路
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