专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种量子点器件及其制备方法-CN202010758056.9有效
  • 顾杰;殷华湘;张青竹;张兆浩;吴振华 - 中国科学院微电子研究所
  • 2020-07-31 - 2023-10-13 - H01L27/092
  • 一种量子点器件及其制备方法。包括:衬底;形成于所述衬底上部的至少一对鳍状结构;第一隔离层,形成于所述衬底上方,且所述鳍状结构的顶部相对于所述第一隔离层露出;阵列化栅极结构,形成于所述鳍状结构和第一隔离层之上,包括N行×M列个间隔设置的栅极,M≥2,N≥1,沿着每个鳍状结构的延伸方向具有N个间隔排布的栅极,M为所述鳍状结构的个数;形成于所述阵列化栅极结构中各个栅极间隔处的侧墙阵列;以及形成于所述侧墙阵列外侧的有源区,所述有源区包括源极和漏极。本发明提供了可以兼容现有的CMOS工艺进行规模化量子器件制备的方法,降低了制备难度,并可以获得阵列化具有更高限制势的量子点结构用于量子计算。
  • 一种量子器件及其制备方法
  • [发明专利]一种半导体器件及其制作方法-CN202010402582.1有效
  • 李永亮;程晓红;张青竹;王文武 - 中国科学院微电子研究所
  • 2020-05-13 - 2023-10-13 - H01L21/8238
  • 本发明公开一种半导体器件及其制作方法,涉及半导体技术领域,以减少PMOS器件中导电沟道的缺陷,提高半导体器件的性能。所述半导体器件的制作方法包括:提供一衬底,衬底包括N阱区和P阱区。在衬底上形成第一半导体材料层,第一半导体材料层至少覆盖在P阱区上。在衬底上形成第二半导体材料层,第二半导体材料层覆盖在N阱区上。第二半导体材料层所含有的材料不同于第一半导体材料层所含有的材料。在衬底上形成至少两个鳍状结构。在相邻鳍状结构之间形成浅槽隔离层。所述半导体器件采用上述半导体器件的制作方法制作形成。
  • 一种半导体器件及其制作方法
  • [发明专利]一种半导体器件及其制造方法、电子设备-CN202010628369.2有效
  • 李永亮;程晓红;李俊杰;张青竹;王文武 - 中国科学院微电子研究所
  • 2020-07-01 - 2023-10-13 - H01L27/088
  • 本发明公开了一种半导体器件及其制造方法、电子设备,涉及半导体技术领域,用于在无损伤半导体器件内部结构的前提下形成阻挡层,抑制寄生沟道漏电,提高半导体器件的性能。所述半导体器件包括:衬底、堆叠结构、扩散掺杂叠层和栅堆叠结构。堆叠结构包括阻挡层和有源层。有源层包括源区、漏区和沟道区。沟道区分别与源区和漏区接触。扩散掺杂叠层形成在衬底上。扩散掺杂叠层至少环绕在阻挡层的外侧壁。扩散掺杂叠层用于向阻挡层扩散杂质。扩散至阻挡层内的杂质的掺杂类型与源区和漏区内杂质的掺杂类型相反。栅堆叠结构形成在沟道区外周。所述半导体器件的制造方法用于制造上述技术方案所提的半导体器件。本发明提供的半导体器件应用于电子设备中。
  • 一种半导体器件及其制造方法电子设备
  • [发明专利]一种半导体器件及其制备方法-CN202310148527.8在审
  • 姚佳欣;曹磊;李庆坤;张青竹;殷华湘 - 中国科学院微电子研究所
  • 2023-02-14 - 2023-10-03 - H01L29/78
  • 本申请提供一种半导体器件及其制备方法,在衬底表面的一侧外延生长超晶格叠层;刻蚀超晶格叠层,形成多个鳍片;在鳍片上沉积假栅;在刻蚀后鳍片的两端形成内侧墙;选择性刻蚀掺杂介质层,通过鳍片两侧剩余的掺杂介质层,对第二半导体层进行导电元素掺杂;去除鳍片两侧剩余的掺杂介质层;外延生长源漏极,刻蚀第一半导体层,实现第二半导体层纳米片的沟道释放,纳米片形成的叠层构成为多个导电沟道;形成环绕式栅极,环绕于纳米片堆叠层周围。从而本申请通过掺杂介质层对第二半导体层进行辅助掺杂后,再外延源漏形成缓冲区结构,从而能抑制源漏与沟道交叠区域带带隧穿漏电,降低了寄生沟道的影响,有效抑制了器件漏电,减轻了器件电学性能的退化。
  • 一种半导体器件及其制备方法
  • [发明专利]一种半导体器件的制造方法及半导体器件-CN202310901540.6在审
  • 殷华湘;张青竹;张亚东;姚佳欣 - 中国科学院微电子研究所
  • 2023-07-21 - 2023-10-03 - H01L21/768
  • 本申请提供一种半导体器件的制造方法及半导体器件,在衬底上形成第一场效应晶体管,并在第一场效应晶体管上形成第一隔离层,在第一隔离层中形成第一通孔,并在第一通孔中沉积金属层,金属层可以作为电源分布供给网络,金属层与第一场效应晶体管电连接,这样,金属层可以向第一场效应晶体管供电,接着,在第一隔离层和金属层上形成第二隔离层,在第二隔离层上形成第二场效应晶体管,其中,第二场效应晶体管和第二隔离层中具有贯穿的第二通孔,第二通孔内填充金属材料形成第一接触塞,第一接触塞与金属层电连接,金属层可以向第二场效应晶体管供电,能够减小器件尺寸,提升了半导体器件的集成密度,减少工艺流程步骤,降低工艺难度。
  • 一种半导体器件制造方法
  • [发明专利]一种半导体器件及其制备方法-CN202310142862.7在审
  • 姚佳欣;曹磊;李庆坤;张青竹;殷华湘 - 中国科学院微电子研究所
  • 2023-02-14 - 2023-09-29 - H01L29/78
  • 本申请提供一种半导体器件及其制备方法,在衬底表面的一侧外延生长超晶格叠层;刻蚀形成多个鳍片;在鳍片上沉积假栅;淀积并刻蚀形成栅极第三侧墙,刻蚀鳍片两端至衬底表面,在刻蚀后鳍片的两端形成内侧墙;对第二半导体层进行导电元素掺杂和激活退火;外延生长源漏极,源漏极的材料为掺杂导电元素的半导体材料;去除假栅,刻蚀第一半导体层,实现第二半导体层纳米片的沟道释放,纳米片形成的叠层构成为多个导电沟道;形成环绕式栅极,环绕于纳米片堆叠层周围。本申请通过对第二半导体层进行掺杂后,再外延源漏形成缓冲区结构,从而能抑制源漏与沟道交叠区域带带隧穿漏电,降低了寄生沟道的影响,有效抑制了器件漏电,减轻了器件电学性能的退化。
  • 一种半导体器件及其制备方法
  • [发明专利]一种半导体器件及制造方法-CN202310166065.2在审
  • 姚佳欣;魏延钊;殷华湘;张青竹 - 中国科学院微电子研究所
  • 2023-02-15 - 2023-09-29 - H01L21/8234
  • 本申请提供一种半导体器件及制造方法,半导体器件包括衬底,衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域,第一掺杂区域上设置有堆叠的多个第一半导体层,多个第一半导体层之间具有第一间隙,第二掺杂区域上设置有堆叠的多个第二半导体层,多个第二半导体层之间具有第二间隙,在第一间隙中形成第一偶极子层,在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物,在第二间隙中进行退火处理,得到第二偶极子层,第二偶极子层和第一偶极子层的极性相反。能够避免由于第二间隙的空间受限导致填充不均匀,附着颗粒物在第二间隙中的填充效果更好,能够实现多阈值集成,提高器件性能。
  • 一种半导体器件制造方法
  • [发明专利]一种半导体器件及制造方法-CN202310147038.0在审
  • 姚佳欣;魏延钊;殷华湘;张青竹 - 中国科学院微电子研究所
  • 2023-02-15 - 2023-09-29 - H01L21/8234
  • 本申请提供一种半导体器件及制造方法,半导体器件包括衬底,衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域,第一掺杂区域上设置有堆叠的多个第一半导体层,多个第一半导体层之间具有第一间隙,第二掺杂区域上设置有堆叠的多个第二半导体层,多个第二半导体层之间具有第二间隙,在第一间隙中形成第一偶极子层,在第二间隙中形成第二偶极子层,第二偶极子层和第一偶极子层的极性相反,在第一间隙中和第二间隙中形成金属栅结构。由于位于第一掺杂区域的第一偶极子层的极性,与位于第二掺杂区域的第二偶极子层的极性相反,在第一掺杂区域和第二掺杂区域可以形成不同的器件阈值,实现多阈值集成,可以精确调控半导体器件阈值,提高器件性能。
  • 一种半导体器件制造方法
  • [发明专利]一种半导体器件及其制造方法-CN202211573891.0在审
  • 殷华湘;桑冠荞;张青竹;秦旭磊 - 中国科学院微电子研究所
  • 2022-12-08 - 2023-07-18 - H01L21/306
  • 本申请实施例提供了一种半导体器件及其制造方法,方法包括:在衬底的一侧形成由第一半导体层和第二半导体层交替层叠的叠层结构,对叠层结构进行刻蚀,形成源极和漏极,去除第一半导体层,形成多个待填充缝隙,利用第一溶液对第二半导体层进行氧化刻蚀,在多个待填充缝隙填充栅极,栅极环绕第二半导体层,也就是说,在去除沟道区域的第一半导体层后,为了避免第一半导体层的残留材料对第二半导体层的影响,可以利用第一溶液对第二半导体层进行氧化刻蚀,即利用第一溶液对第二半导体层进行表面钝化,经过第一溶液处理后的第二半导体层能够降低表面缺陷和表面粗糙度,避免自由电荷被表面缺陷俘获,提高制造得到的半导体器件的性能。
  • 一种半导体器件及其制造方法
  • [实用新型]一种焊管的外镀锌装置-CN202320305878.0有效
  • 万德亮;张青竹 - 青岛正济金属结构有限公司
  • 2023-02-24 - 2023-07-14 - C23C2/06
  • 本实用新型公开了一种焊管的外镀锌装置,所述外镀锌装置包括一对弧形基板、螺纹杆、弧形夹持板、收合结构、以及焊管本体;两所述弧形基板开口相对且上下对称分布,同一弧形基板内侧沿周向均匀设置有若干个弧形夹持板,两弧形夹持板与各弧形基板的圆心均重合,弧形夹持板外壁上铰连有铰连座,所述铰连座上转动连接有螺纹杆,所述螺纹杆螺纹贯穿同侧的弧形基板。与现有技术相比的优点在于:1、本新型通过收合结构将两弧形基板连接后,通过收合结构带动两弧形基板收合,便可实现对焊管的夹持固定,操作更加便捷;2、本新型的弧形夹持板距离同侧弧形基板之间的间距可调,从而使得本新型可用于夹持固定不同规则型号的焊管。
  • 一种镀锌装置
  • [发明专利]一种半导体器件及其制造方法-CN202310157389.X在审
  • 殷华湘;赵朋;吴振华;张青竹;姚佳欣 - 中国科学院微电子研究所
  • 2023-02-23 - 2023-06-23 - H01L29/10
  • 本申请提供一种半导体器件及其制造方法,包括衬底和设置于衬底一侧的源极、漏极和沟道结构,衬底包括底部鳍片结构,沿着第一方向,底部栅极设置于底部鳍片结构的两侧,底部栅极沿着垂直于衬底所在平面的方向进行延伸并和顶部栅极连接,也就是说,通过在底部鳍片结构周围设置底部栅极,实现利用底部栅极对底部鳍片结构的导电控制,既可以增大半导体器件在开态时的导电电流,也可以降低半导体器件在闭态时的漏电流,此外,由于顶部栅极和底部栅极连接,沟道结构中的热量可以利用顶部栅极和底部栅极传导至衬底中,增强半导体器件的散热效果,提高最终制造得到的半导体器件的性能。
  • 一种半导体器件及其制造方法
  • [发明专利]电子束正胶的曝光方法-CN202010821044.6有效
  • 贺晓彬;张青竹;殷华湘;李俊峰;刘金彪;李亭亭 - 中国科学院微电子研究所
  • 2020-08-14 - 2023-05-02 - G03F7/20
  • 本发明涉及光刻工艺技术领域,具体涉及一种电子束正胶的曝光方法,包括以下步骤:提供器件版图;根据刻蚀工艺的具体需求,选择电子束正胶的厚度;将所述器件版图的设计尺寸缩小以作为实验尺寸;根据所述实验尺寸以及选择的电子束正胶的厚度进行电子束曝光实验,调整曝光剂量来使光刻胶完全感光,以使所述实验尺寸曝光至所述设计尺寸,得到曝光剂量‑各设计尺寸的对应关系;根据曝光剂量‑设计尺寸的对应关系,根据待曝光的晶圆的设计尺寸施加对应的曝光剂量。
  • 电子束曝光方法

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