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[发明专利]一种外延结构及其制备方法-CN202110719527.X有效
发明人：房育涛;蔡文必;叶念慈;张富钦 -专利权人：厦门市三安集成电路有限公司
申请日： 2021-06-28 - 公布日： 2023-09-01 - 主分类号： H01L29/778 文献下载
摘要：公开了一种外延结构及其制备方法，所述外延结构包括：硅衬底，所述硅衬底具有第一表面；外延层，所述外延层设置在所述第一表面；所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III‑V族材料。本公开的外延结构及其制备方法，能够利用该网格状裂纹释放热失配张应力，从而获得更厚更高质量的外延材料，减小高温外延生长时硅衬底翘曲。
一种外延结构及其制备方法

[发明专利]半导体装置-CN201811242525.0有效
发明人：山田文生 -专利权人：住友电工光电子器件创新株式会社
申请日： 2018-10-24 - 公布日： 2023-09-01 - 主分类号： H01L29/778 文献下载
摘要：公开了一种实现场板的半导体装置。半导体装置包括源电极、栅电极和漏电极；绝缘膜，至少覆盖漏电极；场板，包括与栅电极重叠的第一部分和不与栅电极重叠的第二部分；以及与源电极连接的源极互连件。本发明的半导体装置的特征在于第一部分和第二部分均与源极互连件电连接。
半导体装置

[发明专利]氮化镓高电子移导率晶体管的结构及其制程方法-CN202210155060.5在审
发明人：薛光博 -专利权人：南京绿芯集成电路有限公司
申请日： 2022-02-21 - 公布日： 2023-08-29 - 主分类号： H01L29/778 文献下载
摘要：本发明提出一种具有深蚀刻制程方式将常关型或常开型氮化镓高电子移导率晶体管的电极金属连接背金属的制程整合方法，可以将源极、闸极或汲极这三个电极，单一个或多个电极，连接到背金属的位置。方法为：将想要连接到背金属的电极，利用多一道深蚀刻的制程技术，利用金属接线到背金属。如此上层不需要再有电极打线区(PAD)位置，可以减少组件布局的面积，并利用背金属连接封装框架基岛，减少打线寄生效应。本发明提出的新结构是将常关型或常开型氮化镓高电子移导率晶体管的电极金属与背金属相连接的设计。此项制程整合的技术，不但可以降低布局的面积，也可以减少组件封装上的寄生效应，更可以让组件在封装打在线更为简略。
氮化电子移导率晶体管结构及其方法

[发明专利]HEMT外延片及其制备方法、HEMT-CN202310879393.7在审
发明人：郑文杰;程龙;高虹;刘春杨;胡加辉;金从龙 -专利权人：江西兆驰半导体有限公司
申请日： 2023-07-18 - 公布日： 2023-08-29 - 主分类号： H01L29/778 文献下载
摘要：本发明公开了一种HEMT外延片及其制备方法、HEMT，所述HEMT外延片包括衬底及依次层叠于所述衬底上的静电保护层、缓冲层、高阻层、沟道层、势垒层、耗尽层和GaN帽层；所述静电保护层包括依次层叠在所述衬底上的金属层和Mg掺杂的AlN层，Si掺杂的GaN/Si3N4超晶格层和A掺杂的BN层。本发明提供的HEMT外延片能限制外延层与衬底形成电子移动通道，具有更好的晶格质量，并降低静电击穿风险。
hemt 外延及其制备方法

[发明专利]沟槽栅增强型GaN基HEMT器件及其制备方法-CN202011384556.7有效
发明人：付羿;周名兵 -专利权人：晶能光电股份有限公司
申请日： 2020-12-01 - 公布日： 2023-08-29 - 主分类号： H01L29/778 文献下载
摘要：本发明提供了一种沟槽栅增强型GaN基HEMT器件及其制备方法，其中，HEMT器件从下至上依次包括衬底层、缓冲层、第一耐压层、条状掩膜层、第二耐压层、沟道层、势垒层、PGaN层、源极、漏极及栅极，其中，条状掩膜层位于第一耐压层表面的预设区域，沟道层上表面有一V型槽，且V型槽位于条状掩膜层的上方；势垒层于V型槽内的厚度为沟道层水平表面厚度的1/2～1/5；PGaN层位于V型槽表面，栅极位于PGaN层表面，源极和漏极位于沟道层表面。有效解决现有p型沟槽栅增强型HEMT器件中由于势垒刻蚀导致的刻蚀损伤的问题。
沟槽增强 gan hemt 器件及其制备方法

[发明专利]一种半导体量子器件及其制备方法-CN201710447858.6有效
发明人：李海欧;王柯;袁龙;曹刚;郭光灿;郭国平 -专利权人：中国科学技术大学
申请日： 2017-06-14 - 公布日： 2023-08-29 - 主分类号： H01L29/778 文献下载
摘要：本发明提供了一种半导体量子器件，包括：GaAs衬底；所述GaAs衬底表面设置有二维电子气导通平台；所述二维电子气导通平台中间设置有二维电子气窄带平台；所述第一纳米窄带与第二纳米窄带宽度方向的两侧设置有量子点小电极；所述二维电子气导通平台的端部沉积有欧姆接触电极；所述GaAs衬底的表面在二维电子气导通平台的外围设置有金属栅极；所述金属栅极与所述量子点小电极一端相接触。与现有技术相比，本发明通过蚀刻二维电子气导通平台形成第一纳米窄带与第二纳米窄带，将肖特基电极下方的大部分二维电子气直接移除，浅刻蚀量子点拥有比传统结构量子点低一个量级的低频电荷噪声，为量子比特和量子计算研究提供了一个新的结构体系。
一种半导体量子器件及其制备方法

[发明专利]一种半导体器件及其制备方法-CN202310675182.1在审
发明人：陈雨生;刘梦莹;陈高鹏 -专利权人：苏州睿新微系统技术有限公司
申请日： 2023-06-08 - 公布日： 2023-08-25 - 主分类号： H01L29/778 文献下载
摘要：本发明公开了一种半导体器件及其制备方法，应用于半导体器件技术领域，包括衬底；位于衬底一侧表面的外延层；外延层在沟道区域形成有二维电子气；位于外延层背向衬底一侧的源极金属电极、栅极金属电极和漏极金属电极；源极金属电极、栅极金属电极和漏极金属电极在沟道区域沿第一方向排列；沟道区域沿第一方向形成有至少一条隔离区域，隔离区域不形成有二维电子气；栅极金属电极跨置隔离区域的两侧。在栅极金属电极的下方设置横向分布的隔离区域，由于隔离区域不含有二维电子气，在工作时不会产生热量，相当于在产热集中的区域增加了一块用于散热的区域，从而分散了整个半导体器件产热，有效降低半导体器件工作时的最高温度。
一种半导体器件及其制备方法

[发明专利]半导体装置和制造半导体装置的方法-CN201810673213.9有效
发明人：上田岳洋;冈本康宏 -专利权人：瑞萨电子株式会社
申请日： 2018-06-27 - 公布日： 2023-08-25 - 主分类号： H01L29/778 文献下载
摘要：本公开涉及半导体装置和制造半导体装置的方法。半导体装置的特性得到改善。一种半导体装置，包括：缓冲层、沟道层和阻挡层的顺序堆叠，并且包括：包括形成在堆叠之上的第四氮化物半导体层的台面部分，以及形成在台面部分的两侧并包括第四氮化物半导体层的薄膜部分的侧部部分。2DEG的产生在台面部分下方被抑制，而在侧部部分下方未被抑制。这样，在台面部分的端部设置禁用2DEG抑制效应的侧部部分，由此从侧部部分的端部到栅极电极的距离增加，使得能够抑制由通过在栅极绝缘膜和台面部分之间形成的不需要的沟道的电流路径而导致的泄漏。
半导体装置制造方法

[发明专利]形成电子器件的过程-CN201810795657.X有效
发明人： P·莫昂;A·班纳吉 -专利权人：半导体组件工业公司
申请日： 2018-07-19 - 公布日： 2023-08-25 - 主分类号： H01L29/778 文献下载
摘要：本发明题为“形成电子器件的过程”。本公开涉及一种形成电子器件的过程。所述过程可以包括提供包括基底、第一层和包括复合半导体材料的沟道层的工件；并且将物质注入所述工件中，使得所投影的射程至少延伸到所述沟道层和所述第一层中，并且执行所述注入到对应于所述晶体管结构的至少源极区的区域中。在实施方案中，所述区域对应于所述晶体管结构占据的基本上全部区域。在另一个实施方案中，所述注入可以在所述基底与源极、栅极和漏极电极之间的层内形成晶体缺陷。所述晶体缺陷可允许所述基底与所述晶体管结构内的所述沟道结构之间的电阻耦合。所述电阻耦合允许更好的动态通态电阻和潜在的其他电气性能。
形成电子器件过程

[发明专利]一种GaN基HEMT器件外延结构及生长方法-CN202310451195.0在审
发明人：程斌;白俊春;平加峰 -专利权人：江苏芯港半导体有限公司
申请日： 2023-04-25 - 公布日： 2023-08-22 - 主分类号： H01L29/778 文献下载
摘要：本发明属于半导体元器件技术领域，具体涉及一种GaN基HEMT器件外延结构及生长方法，包括硅衬底以及依次从衬底表面硅衬底表面生长的氮化铝层、氮化镓铝缓冲层、氮化镓外延层、氮化镓沟道层、氮化镓铝势垒层以及GaN帽层；所述氮化镓铝缓冲层包括：氮化镓铝渐变层：Al组分从1渐变至0.45‑0.65；氮化镓铝稳定层：Al组分保持固定值生长，Al组分介于0.45‑0.65；氮化镓铝超晶格层：AlxGa1‑xN/AlyGa1‑yN，x介于0.45‑0.65，y介于0.25‑0.45；AlzGa1‑zN渐变层：Al组分从0.25‑0.45渐变至0.02‑0.20。克服了现有技术的不足，通过优化生长氮化镓铝缓冲层的外延生长工艺，可以有效改变面内的压缩应变值，降低位错密度，提高晶体质量，同时，又避免了熔刻现象，改善表面形态，提高了器件性能。
一种 gan hemt 器件外延结构生长方法

[发明专利]半导体器件及其制作方法、终端设备-CN202180082956.9在审
发明人：戴淑君;李小刚;乐伶聪 -专利权人：华为技术有限公司
申请日： 2021-01-08 - 公布日： 2023-08-22 - 主分类号： H01L29/778 文献下载
摘要：本申请提供了一种半导体器件及其制作方法、终端设备，能够降低半导体器件中晶体管的电流崩塌效应。该半导体器件中设置有晶体管，该晶体管包括层叠设置的沟道层和势垒层；沟道层和势垒层的外延部分形成有掺杂隔离区，且沟道层和势垒层的外延部分在位于掺杂隔离区的外侧被截断形成断面。
半导体器件及其制作方法终端设备

[发明专利]基于拓扑绝缘体极化的非易失性存储器件及其制备方法-CN202111309860.X有效
发明人：张凯;朱颢;孙清清;张卫 -专利权人：复旦大学
申请日： 2021-11-07 - 公布日： 2023-08-22 - 主分类号： H01L29/778 文献下载
摘要：本发明公开一种基于拓扑绝缘体极化的非易失性存储器件及其制备方法。该基于拓扑绝缘体极化的非易失性存储器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；第一高K介质层/拓扑绝缘体层/第二高K介质层叠层，覆盖所述埋栅，其中，所述拓扑绝缘体层封装于两层高K介质层之间，且所述拓扑绝缘体层长度与所述埋栅长度相当；二维沟道层，形成在所述第二高K介质层上，完全覆盖所述拓扑绝缘体层；源电极和漏电极，分别形成在所述衬底上、所述二维沟道层两侧，并部分覆盖所述二维沟道层，且与所述埋栅无重叠，其中，基于所述拓扑绝缘体层的极化反转实现非易失性存储。
基于拓扑绝缘体极化非易失性存储器及其制备方法

[发明专利]高电子迁移率晶体管及用于制造高电子迁移率晶体管的方法-CN201880089353.X有效
发明人：张坤好;N·乔杜里 -专利权人：三菱电机株式会社
申请日： 2018-08-20 - 公布日： 2023-08-22 - 主分类号： H01L29/778 文献下载
摘要：一种高电子迁移率晶体管(HEMT)包括沟道半导体结构(160)，其包括层的堆叠体，该层的堆叠体按照层的材料的极化幅度的顺序布置在彼此顶部上，以在由堆叠体中各对层形成的异质结处形成多个载流子沟道。层的堆叠体包括第一层和第二层。第一层的极化幅度大于在堆叠体中布置在第一层下方的第二层的极化幅度，并且第一层的宽度小于第二层的宽度以形成沟道半导体结构的阶梯轮廓。HEMT包括包含重掺杂半导体材料的源极半导体结构(140)和包含重掺杂半导体材料的漏极半导体结构(150)。HEMT包括源极(110)、漏极(120)以及调制载流子沟道的导电率的栅极(130)。栅极具有阶梯形状，该阶梯形状具有跟踪沟道半导体结构的阶梯轮廓的踏面和竖直部。
电子迁移率晶体管用于制造方法

[发明专利]氮化镓晶体管结构-CN201910329100.1有效
发明人： M·J·哈姆丹;朴毕圣;S·夏尔马;D·M·金策 -专利权人：纳维达斯半导体有限公司
申请日： 2019-04-23 - 公布日： 2023-08-22 - 主分类号： H01L29/778 文献下载
摘要：本申请涉及一种氮化镓晶体管结构。一种氮化镓晶体管包含衬底，在所述衬底上限定源极区、漏极区、漂移区和栅极区。所述漂移区在所述源极区和所述漏极区之间延伸。所述栅极区包含增强型装置和耗尽型装置的组合，所述增强型装置和耗尽型装置跨越所述漂移区定位且一起使用以用相对低的阈值电压(Vth)控制所述漂移区中的电荷密度和电子迁移率。使用安置于所述衬底上且耦合到栅极电极的P型层形成增强型装置。
氮化晶体管结构

[发明专利]一种高速GaN功率器件及其制备方法-CN202310250330.5有效
发明人：武乐可;范晓成;李亦衡;朱廷刚 -专利权人：江苏能华微电子科技发展有限公司
申请日： 2023-03-16 - 公布日： 2023-08-22 - 主分类号： H01L29/778 文献下载
摘要：本发明公开一种高速GaN功率器件及其制备方法，涉及器件制备领域；在衬底上由底至顶依次生长缓冲层和AlGaN层；AlGaN层的顶部生长间隔分布的P‑GaN层和第一介质层；P‑GaN层的顶部生成栅极电极；AlGaN层的顶部的间隔区域还生长第二介质层；覆盖P‑GaN层和栅极电极的第二介质层的顶部以及第一介质层的顶部生成源极场板；第二介质层的一侧边缘处生成源极电极，另一侧边缘处生成漏极电极；源极电极和漏极电极均由顶向底依次贯穿第二介质层和AlGaN层并延伸至所述缓冲层内部与缓冲层内部形成的二维电子气层连接；本发明能够提高功率器件的性能。
一种高速 gan 功率器件及其制备方法