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[发明专利]沟槽栅半导体器件及其制造方法-CN201911000301.3有效
发明人：杨继业;赵龙杰;李昊 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-10-21 - 公布日： 2023-10-20 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种沟槽栅半导体器件，沟槽栅包括形成于半导体衬底中沟槽、形成于所述沟槽的底部表面和侧面的栅氧化层；栅氧化层由第一氧化层和第二氧化层叠加而成；第一氧化层为炉管热氧化层；第二氧化层为PECVD氧化层；栅氧化层具有通过RTA处理的热致密结构；利用沟槽中形成的PECVD氧化层具有底部表面的厚度大于侧面厚度的特性，使栅氧化层具有位于沟槽的底部表面的厚度大于位于沟槽的侧面的厚度的结构。本发明还公开了一种沟槽栅半导体器件的制造方法。本发明能提高器件的BVGSS，同时不影响器件的阈值电压，工艺简单且成本低。
沟槽半导体器件及其制造方法

[发明专利]一种降低关断损耗的IGBT芯片及其制作方法-CN202311158576.6在审
发明人：彭贤春;刘坤;滕渊;刘杰 -专利权人：深圳芯能半导体技术有限公司
申请日： 2023-09-08 - 公布日： 2023-10-13 - 主分类号： H01L29/423 文献下载
摘要：本发明提供了一种降低关断损耗的IGBT芯片及其制作方法，该IGBT芯片包括顶层金属层、P+发射极、N+发射极、P型体区、CS层、栅极多晶硅、栅极氧化层、N‑Sub、N型场终止区以及P+集电极；其中，所述由栅极多晶硅和栅极氧化层构成的沟槽栅极结构间增加有耗尽栅结构。本发明通过引入耗尽栅结构，当IGBT导通时，耗尽栅中间包围的区域表现为高阻态，在IGBT导通时不提供电流路径；当IGBT关断时，电流路径打开，快速提取器件的空穴，降低IGBT的关断损耗。
一种降低损耗 igbt 芯片及其制作方法

[发明专利]半导体装置-CN201910120874.3有效
发明人：下村纱矢 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-02-18 - 公布日： 2023-10-13 - 主分类号： H01L29/423 文献下载
摘要：半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电部、栅极电极以及第2电极。导电部隔着第1绝缘部设置在第1半导体区域中。栅极电极在从第1电极朝向第1半导体区域的第1方向上与导电部相分离。栅极电极具有第1部分以及第2部分。第1部分隔着第2绝缘部设置在导电部之上。第1部分的下表面比第2半导体区域与第3半导体区域的界面的下端靠上方。第2部分在与第1方向垂直的第2方向上隔着栅极绝缘膜而与第1半导体区域、第2半导体区域以及第3半导体区域对置。第2部分的第2方向上的位置处于第1部分的第2方向上的位置与第2半导体区域的第2方向上的位置之间。
半导体装置

[发明专利]一种具有非对称结构的晶体管及其制造方法-CN202310812142.7在审
发明人：申靖浩;李南照 -专利权人：深圳市驭灿科技有限公司
申请日： 2023-07-04 - 公布日： 2023-10-10 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及晶体管技术领域，尤其涉及一种具有不对称结构的晶体管，该方法包括：硅晶圆，以及设置在所述硅晶圆上的栅极结构、源极结构和漏极结构，且所述栅极结构位于所述源极结构和所述漏极结构之间；所述栅极结构包括栅极氧化层、第一栅极层和第二栅极层，所述栅极氧化层位于所述硅晶圆之上，所述第一栅极层位于所述栅极氧化层之上，所述第二栅极层位于所述第一栅极层之上，其中，所述第一栅极层的长度与所述栅极氧化层的长度一致，所述第二栅极层的长度大于所述第一栅极层的长度。该晶体管实现其非对称结构，简化制造过程中的杂质注入工艺，形成精细化的晶体管，达到晶体管的高压特性，还能满足SOC半导体制造需求。
一种具有对称结构晶体管及其制造方法

[发明专利]屏蔽栅MOSTET器件及其制造方法-CN202310680958.9在审
发明人：石磊 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2023-06-09 - 公布日： 2023-10-10 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种屏蔽栅MOSTET器件中，有源区中的结构包括：一个以上的第一栅极结构和一个以上的第二栅极结构。第一栅极结构的第一栅极导电材料层连接到栅极，第二栅极结构的第二栅极导电材料层连接到源极；第二栅极结构的第二栅介质层的工艺结构独立于第一栅极结构的第一栅介质层的工艺结构，使第二栅极结构所控制的第二MOSFET单元的开启电压小于第一栅极结构所控制的第一MOSFET单元的开启电压且第二MOSFET单元的开启电压小于体二极管的开启电压，以改善屏蔽栅MOSTET器件的开关特性。本发明还公开了一种屏蔽栅MOSTET器件的制造方法。本发明能降低器件在高频开关过程中的开关损耗，作为开关应用在直流‑直流转换器中能提高转换效率。
屏蔽 mostet 器件及其制造方法

[发明专利]一种屏蔽栅功率器件及其制备方法-CN202310878951.8在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-07-17 - 公布日： 2023-10-10 - 主分类号： H01L29/423 文献下载
摘要：本发明提供了一种屏蔽栅功率器件及制备方法，该屏蔽栅功率器件包括：半导体层20；沟槽21，位于所属半导体层20内；屏蔽栅极23，位于所述沟槽21内，所述屏蔽栅极23的上表面低于所述沟槽21的顶面；栅极25，位于所述沟槽21内，且位于所述屏蔽栅极23的上方，与所述屏蔽栅极23具有间距；所述栅极25包括至少2个水平方向设置的子栅极251。本发明的屏蔽栅功率器件，通过将栅极25的结构改进为包含至少2个水平方向间隔设置的子栅极251，减小了栅极25和屏蔽栅极23间的相对面积，从而减小极板间电容Cgs，输入电容减小，开关速度加快，损耗降低。
一种屏蔽功率器件及其制备方法

[发明专利]一种具有自偏栅结构的互补型隧穿晶体管及其制备方法-CN202210308140.X在审
发明人：方利;邱晨光;彭练矛 -专利权人：北京大学
申请日： 2022-03-27 - 公布日： 2023-10-10 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种具有自偏栅结构的互补型隧穿晶体管及其制备方法。具有一衬底，在上述衬底上具有半导体层、自偏栅介质层以及其上的一主栅结构；自偏栅介质层在左右方向分别水平延伸出主栅结构一个水平延伸部，在水平延伸部具有一高功函数金属层和一低功函数金属层分别构成隧穿晶体管的源极和漏极。本发明将自偏栅与源漏电极直接电学连接起来，自偏栅与源漏电极保持等电势，从而在自偏栅区域引入了静电自掺杂效应。
一种具有结构互补型隧穿晶体管及其制备方法

[发明专利]一种SGT器件的工艺方法及SGT器件-CN202310849595.7有效
发明人：丁振峰;骆建辉 -专利权人：江西萨瑞半导体技术有限公司
申请日： 2023-07-12 - 公布日： 2023-10-10 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种SGT器件的工艺方法及SGT器件，该方法通过提供一N型外延衬底，并在N型外延衬底上刻蚀出第一沟槽，后通过热氧化的方式，在第一沟槽内壁生长第一氧化层，然后填充N型掺杂的多晶硅，并采用CMP技术磨平后回刻，以在第一沟槽内形成屏蔽栅，采用湿法刻蚀技术，将第一沟槽内壁的第一氧化层刻蚀预设深度，随后通过热氧化的方式，在第二沟槽内壁生长预设厚度的第二氧化层，将P型掺杂的多晶硅和N型掺杂的多晶硅依次沉积于第二沟槽内，并采用CMP技术磨平，最终在阱掺杂后，进行高温退火，以得到具有高击穿电压的SGT器件。
一种 sgt 器件工艺方法

[发明专利]一种高阈值电压高迁移率凹槽栅MOSFET的制备方法-CN201610868777.9有效
发明人：李柳暗;刘扬 -专利权人：中山大学
申请日： 2016-09-30 - 公布日： 2023-10-10 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及半导体外延工艺的技术领域，更具体地，涉及一种高阈值电压高迁移率凹槽栅MOSFET的制备方法。包括下述步骤：首先提供具有低铝组分AlGaN/GaN/高铝组分AlGaN叠层势垒层的异质结材料，在所述材料表面沉积一层介质层作为掩膜层，采用光刻显影技术及湿法腐蚀去除栅极区域介质层，实现对掩膜层的图形化，利用干湿法结合将栅极区域的顶层高铝组分AlGaN去除而获得凹槽，GaN薄层作为湿法刻蚀终止层去除凹槽表面损伤,保留的低铝组分AlGaN势垒层能实现高沟道迁移率及高阈值电压。沉积p型氧化物作为栅极对阈值电压进行进一步调控。最后在两端形成源极和漏极区域并覆盖金属形成源极和漏极。本发明工艺简单，可以很好地解决传统干法刻蚀凹槽时对栅极区域造成的损伤，同时可以形成低二维电子气浓度的沟道，从而在提高沟道迁移的同时获得高的阈值电压。
一种阈值电压迁移率凹槽 mosfet 制备方法

[实用新型]降低沟槽MOSFET器件电容的结构-CN202321136432.6有效
发明人：滕支刚 -专利权人：江苏临德半导体有限公司
申请日： 2023-05-11 - 公布日： 2023-10-03 - 主分类号： H01L29/423 文献下载
摘要：本实用新型提供一种降低沟槽MOSFET器件电容的结构，包括第一导电类型衬底，在第一导电类型衬底上设有第一导电类型外延层；在第一导电类型外延层中设有第一类沟槽，第一类沟槽位于器件的元胞区；在第一类沟槽的底部设有厚氧化层和栅极氧化层，第一类沟槽的侧壁设有栅极氧化层；第一类沟槽中填充有导电多晶硅；第一类沟槽中的导电多晶硅作为栅极多晶硅；在元胞区，第一导电类型外延层上部形成自下而上分布的第二导电类型阱区和重掺杂的第一导电类型源区；所述栅极多晶硅的顶部低于第一类沟槽的顶部，但高于第一导电类型源区的底部；所述栅极多晶硅的底部低于第二导电类型阱区的底部；本申请能够降低沟槽MOSFET器件的电容。
降低沟槽 mosfet 器件电容结构

[发明专利]多维栅控高线性N面GaN基射频功率器件及其制备方法-CN202310729525.8在审
发明人：宓珉瀚;温馨怡;周雨威;龚灿;王鹏飞;马晓华;郝跃 -专利权人：西安电子科技大学
申请日： 2023-06-19 - 公布日： 2023-09-29 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种多维栅控高线性N面GaN基射频功率器件及其制备方法，包括：衬底，依次设置于衬底上的缓冲层、势垒层和沟道层；源极和漏极，位于沟道层上，源极和漏极间隔设置；氮化硅层，位于沟道层上，且位于源极和漏极之间，氮化硅层包括栅脚区域，栅脚区域暴露出沟道层；沟道阵列结构，沟道阵列结构的投影位于栅脚区域，沟道阵列结构包括多个间隔排布的刻蚀部分，刻蚀部分由刻蚀掉至少部分沟道层形成，或由刻蚀掉沟道层和至少部分势垒层形成；沿垂直于衬底的方向，刻蚀部分的投影为矩形或梯形；栅极，覆盖于沟道阵列结构上、以及部分氮化硅层上。本发明能够提供高频、高线性N面GaN基Fin/Fin‑like HEMT器件。
多维栅控高线性 gan 射频功率器件及其制备方法

[发明专利]半导体超结功率器件-CN202210281110.4在审
发明人：王鹏飞;刘磊;袁愿林;王睿 -专利权人：苏州东微半导体股份有限公司
申请日： 2022-03-21 - 公布日： 2023-09-29 - 主分类号： H01L29/423 文献下载
摘要：本发明实施例提供的一种半导体超结功率器件，包括：n型漏区；位于所述n型漏区之上的n型漂移区；若干个p型柱，所述p型柱与所述n型漂移区之间形成电荷平衡结构；所述p型柱顶部设有第一p型体区，所述第一p型体区内设有第一n型源区；部分相邻的所述第一p型体区之间设有一个第一栅沟槽，所述第一栅沟槽内设有第一栅介质层和第一栅极；剩余的相邻的所述第一p型体区之间设有至少两个第二栅沟槽，所述第二栅沟槽内均设有第二栅介质层和第二栅极。本发明可以调节半导体超结功率器件的栅漏电容的变化曲线，降低由栅漏电容突变引起的栅极电压震荡。
半导体功率器件

[发明专利]碳化硅器件及其制造方法-CN202210280761.1在审
发明人：范让萱;缪进征;王鹏飞 -专利权人：苏州东微半导体股份有限公司
申请日： 2022-03-21 - 公布日： 2023-09-29 - 主分类号： H01L29/423 文献下载
摘要：本发明实施例提供的一种碳化硅器件，包括：n型碳化硅层；位于所述n型碳化硅层内的若干个栅沟槽；位于所述栅沟槽内的一侧的第一栅极，位于所述栅沟槽内的另一侧的第二栅极，所述第一栅极和所述第二栅极通过栅介质层与所述n型碳化硅层隔离；位于所述n型碳化硅层内且介于相邻的所述栅沟槽之间的p型体区；位于所述p型体区内的n型源区；位于所述n型碳化硅层内且靠近所述第二栅极一侧并与所述p型体区连接的p+区域，所述p+区域从所述栅沟槽的侧壁位置处延伸至所述栅沟槽的底部。本发明能够有效降低栅沟槽底部拐角处的电场强度，提高碳化硅器件的可靠性。
碳化硅器件及其制造方法

[发明专利]具有曲面栅极沟槽的SiC MOSFET元胞结构、器件及制备方法-CN202310882946.4有效
发明人：马鸿铭;张文渊;王哲 -专利权人：北京昕感科技有限责任公司
申请日： 2023-07-19 - 公布日： 2023-09-29 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及一种具有曲面栅极沟槽的SiC MOSFET元胞结构、器件及制备方法，属于半导体器件技术领域。该元胞结构包括：依次堆叠的N++型SiC衬底和N‑型SiC漂移层；截面形状为半圆的栅极沟槽；对称设置在元胞结构两侧的源极沟槽；对称设置在所述栅极沟槽两侧的堆叠结构。本发明提供的元胞结构、器件及制备方法，相对于传统双沟槽SiC MOSFET结构可减小拐角处电场集中效应的影响，降低栅介质层中的电场峰值，提升栅介质层的可靠性；可实现略长的沟道长度，提升器件的开关可靠性，更适用于大功率系统；可提升源极沟槽P+型屏蔽层的效率，在不显著影响导通电阻的情况下有效提升栅介质层可靠性及器件动态特性。
具有曲面栅极沟槽 sic mosfet 结构器件制备方法

[发明专利]半导体装置-CN202310105330.6在审
发明人：中村研贵;塚田能成;小堀俊光;前田康宏;米田真也;根来佑树 -专利权人：本田技研工业株式会社
申请日： 2023-02-13 - 公布日： 2023-09-26 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种半导体装置。半导体装置(10)具备：n+源极层(18)及源电极(12)；n‑漂移层(16)及漏电极(11)；以及具有将n+源极层(18)与n‑漂移层(16)分隔的沟道部(17b)的p基极层(17)。半导体装置(10)具备隔着栅极氧化膜(15)与n+源极层(18)、沟道部(17b)及n‑漂移层(16)分别相邻的栅极n‑层(19)及栅极p层(20)。栅极n‑层(19)与栅极p层(20)沿着n+源极层(18)、沟道部(17b)及n‑漂移层(16)顺次排列的方向相邻。半导体装置(10)具备与栅极p层(20)接合的第一栅电极(13)和与栅极n‑层(19)接合的第二栅电极(14)。
半导体装置