[发明专利]一种沟槽IGBT芯片

说明书

本申请提供了一种沟槽IGBT芯片，包括N‑型漂移层；多个并联的元胞，元胞包括两个设置于N‑型漂移层上表面的第一沟槽内的主栅极，两个主栅极沿N‑型漂移层的表面延伸且平行分布；虚栅极，位于元胞之间并设置于N‑型漂移层上表面的第二沟槽内，虚栅极平行于主栅极；虚栅极通过虚栅主线引出电位，主栅极和虚栅极之间的第一虚栅P阱或者两个虚栅P阱之间的第二虚栅P阱中的虚栅P+接触区通过虚栅P阱主线引出电位。利用该沟槽IGBT芯片，通过引出虚栅以及虚栅P阱，使其分别能够施加不同的电位，避免了虚栅和P阱浮空时因Cgc较大产生的位移电流导致关断瞬间Vge抬升而减小了器件关断能力，在不降低性能的情况下有效地避免了开关过程中的电压或电流过冲。

技术领域

本发明涉及半导体器件技术领域，并且更具体地，涉及一种沟槽IGBT芯片。

背景技术

绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，简称“IGBT”)结合了MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor,简称“MOSFET”)输入阻抗高、栅极驱动简单和双极结型晶体管(Bipolar Junction Transistor，简称“BJT”)导通压降小、工作电流大等优点，广泛应用于工业控制、电动汽车、轨道交通、智能电网和变频家电等领域。

沟槽IGBT导通时电流密度大，会降低抗短路能力，因此需要合理设计有源区分布来提升器件的抗短路能力，从而保证芯片的安全工作区。通常采用虚栅或浮空P阱技术来抑制横向电场扩展，避免出现横向的电压峰值导致IGBT阻断耐压降低，因此存在虚栅和非有效沟道区的P阱区域。目前虚栅结构通常采用电学短路方式，将虚栅与发射极连接，或者虚栅与栅极连接，或者虚栅与终端区的场限环连接，或者虚栅浮空。目前这些方式存在开关损耗增加、浪涌电压变大、耐压降低等问题。虚栅与主栅以及虚栅之间存在的P阱与主栅之间的P阱功能不同，一般将虚栅P阱浮空或者接地。当P阱浮空时，因米勒电容Cgc大，可能会在关断时产生位移电流，引起Vge电位提升，使器件关断能力恶化；而当P阱接地时，栅极G和发射极E之间的电容变大，米勒电容Cgc减小和Cge增大，使得关断位移电流减小，但芯片开通过程的延迟增加，开通过程di/dt的可控性变差。

发明内容

针对上述现有技术中的问题，本申请提出了一种新型的沟槽IGBT芯片，通过引出虚栅以及虚栅P阱，使其分别能够施加不同的电位，在不降低性能的情况下有效地避免了开关过程中的电压或电流过冲，并且实现了定量调节IGBT开通过程中的电流上升速率，根据应用调整提高抗电磁干扰能力。

本申请提供的沟槽IGBT芯片，包括N-型漂移层；多个并联的元胞，所述元胞包括两个设置于所述N-型漂移层上表面向下蚀刻而成的第一沟槽内的主栅极，两个所述主栅极沿所述N-型漂移层的表面延伸且平行分布；虚栅极，所述虚栅极位于元胞之间并设置于所述N-型漂移层上表面向下蚀刻而成的第二沟槽内，所述虚栅极平行于所述主栅极；其中，所述虚栅极通过虚栅主线引出电位，所述主栅极和所述虚栅极之间的第一虚栅P阱或者两个所述虚栅P阱之间的第二虚栅P阱中设置的虚栅P+接触区通过虚栅P阱主线引出电位。利用该沟槽IGBT芯片，通过引出虚栅以及虚栅P阱，使其分别能够施加不同的电位，避免了虚栅和P阱浮空时因Cgc较大产生的位移电流导致关断瞬间Vge抬升而减小了器件关断能力，在不降低性能的情况下有效地避免了开关过程中的电压或电流过冲。

在一个实施方式中，所述虚栅主线与元胞区的发射极或栅极连接，所述虚栅P阱主线与元胞区的发射极或栅极连接。

在一个实施方式中，包括多个所述虚栅极，其中，所述第一虚栅P阱引出电位时，所述第二虚栅P阱浮空，或者所述第二虚栅P阱引出电位时，所述第一虚栅P阱浮空。

在一个实施方式中，所述虚栅P+接触区通过金属电极连接、多晶电阻与虚栅P阱主线连接。

在一个实施方式中，所述多晶电阻与芯片表面之间设置有隔离氧化层。通过该实施方式，多晶电阻沿着沟槽方向，即使多晶电阻上存在电位，也不会对元胞区域产生影响