[发明专利]半导体结构的制作方法

说明书

本发明公开一种半导体结构的制作方法，至少包含:首先，形成四个牺牲图案层于一基底上，接着形成多个间隙壁于该四个牺牲图案层周围，然后移除该四个牺牲图案层，接下来，形成一光致抗蚀剂层于各该间隙壁之间，并且部分覆盖各该间隙壁，接着进行一第一蚀刻步骤，以部分移除各该间隙壁，然后移除该光致抗蚀剂层，以及进行一第二蚀刻步骤，再次部分移除各该间隙壁，以形成四个纳米线掩模。

技术领域

本发明涉及半导体制作工艺领域，尤其是涉及一种制作微小尺寸的垂直纳米线结构的方法。

背景技术

近年来，垂直晶体管的结构持续被研究。一垂直晶体管可能包含一柱状的纳米线形成于一半导体基底上，例如形成在一块状半导体基底或是位于一半导体层覆绝缘层(Semiconductor-On-Insulator,SOI))基底上。当柱状的纳米线形成之后，接着可形成栅极结构(包含栅极介电层与栅极电极等)，包覆部分的柱状纳米线，栅极结构与柱状纳米线的交界处，当作垂直晶体管的通道区。此外，另可形成源极区与漏极区，两者分别位于通道区的两端(例如连接柱状纳米线的上端与下端)。具有垂直纳米线的垂直晶体管，也属于栅极全环绕(gate-all-around)的纳米线结构晶体管，具有较高驱动电流、降低短通道效应(short-channel effect)等优点。

发明内容

本发明提供一种半导体结构的制作方法，至少包含:首先，形成四个牺牲图案层于一基底上，接着形成多个间隙壁于该四个牺牲图案层周围，然后移除该四个牺牲图案层，接下来，形成一光致抗蚀剂层于各该间隙壁之间，并且部分覆盖各该间隙壁，接着进行一第一蚀刻步骤，以部分移除各该间隙壁，然后移除该光致抗蚀剂层，以及进行一第二蚀刻步骤，再次部分移除各该间隙壁，以形成四个纳米线掩模。

本发明的特征在于，应用14纳米制作工艺的技术，形成至少四个一组的纳米线结构，其中各纳米线结构的尺寸以及彼此之间的间距都远小于14纳米制作工艺的曝光极值，不需要额外通过更复杂或是较高花费的制作工艺(例如E-beam等)即可有效缩减纳米线的尺寸。

附图说明

图1的上半部绘示四个牺牲图案层形成于一基底上的半导体结构的上视图与剖视图；

图2绘示形成四个间隙壁之后的半导体结构的上视图与剖视图；

图3绘示形成形成一光致抗蚀剂层之后的半导体结构的上视图与剖视图；

图4绘示进行一第一蚀刻步骤之后的半导体结构的上视图与剖视图；

图5绘示进行一第二蚀刻步骤之后的半导体结构的上视图与剖视图；

图6绘示进行一第三蚀刻步骤之后的半导体结构的上视图与剖视图；

图7绘示本发明的纳米线结构的示意图；

图8绘示形成栅极与源/漏极后的半导体结构的剖视图；

图9绘示本发明另外一实施例的半导体结构的示意图。

主要元件符号说明

10 基底

12 掩模层

12’ 掩模层

12A 氧化硅层

12B 氮化硅层

12C 氧化硅层

14 牺牲图案层

14A 图案层组

16 间隙壁

16’ 间隙壁

18 空白区域

20 星形区

22 光致抗蚀剂层