[发明专利]芯片封装结构和芯片封装方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种芯片封装结构和芯片封装方法。

背景技术

随着电子元件的小型化、轻量化及多功能化的需求日渐增加，导致半导体封装密度不断增加，因而必须缩小封装尺寸以及封装所占的面积。为满足上述需求所发展的技术中，半导体芯片封装技术对于封装芯片的整体成本、效能和可靠度有着深远的贡献。

在进行芯片封装时，需通过粘合剂将芯片和引线框架连接，并需要通过键合线将芯片中的焊盘与引线框架中的焊盘进行连接，以实现芯片与引线框架中引线的连接，进而实现芯片封装。然而，由于键合线本身存在电感值，在通过键合线实现封装的同时，相当于还在引线和焊盘之间串联了一个电感，该电感会对所形成芯片封装结构的性能造成影响，使得芯片的输入输出端口总电感值增大，导致芯片性能改变。

在常用的射频电路设计中，电路设计者必须要考虑键合线对芯片带来的影响，通常会尽量减小键合线带来的电感值，为了实现较小的寄生电感，设计者会将多个焊盘并联，并在每个焊盘上设置一条键合线，使多条键合线并联，以减小键合线总电感，然而这种设计中键合线之间的距离固定且相隔较远，虽然能将多条键合线并联的总电感值减小为单条键合线的1/2、1/3等固定值，但不能完全消除键合线的寄生电感，以及消除寄生电感对芯片带来的影响。

另外，现有工艺在制作射频电路时，在完成芯片封装之后，还需要将芯片与一个电感值为目标电感值的电感连接，以调节芯片的射频性能和工作频率。而由于现有多条键合线所能提供的电感值是固定值，其不能提供任意电感值的寄生电感，故无法以键合线替代与芯片连接的电感，需通过额外的步骤制作与芯片连接的电感，制作射频电路的工艺复杂。

更多与芯片封装相关的技术请参考公开号为CN102024770A（公开日为2011年4月20日）的中国专利申请。

发明内容

本发明解决的问题是提供一种芯片封装结构和芯片封装方法，在实现芯片封装的同时，使芯片封装结构中连接结构的电感值为任意的目标电感值，以调节芯片的射频性能和工作频率，提高了芯片封装结构的性能，简化了后续制作射频电路的工艺步骤。

为解决上述问题，本发明提供一种芯片封装结构，包括芯片、引线框架和连接结构；所述引线框架包括第一焊盘；所述芯片包括第二焊盘；一个所述第二焊盘通过一个所述连接结构与一个所述第一焊盘连接，所述连接结构包括两条以上相互并联的键合线，且所述连接结构的电感值等于目标电感值。

可选的，所述第一焊盘的尺寸大于或者等于80微米×120微米；所述第二焊盘的尺寸大于或者等于80微米×120微米。

可选的，每个所述键合线的材料、直径和长度均相同。

可选的，所述连接结构包括三条以上相互并联的键合线，所述连接结构中相邻两条所述键合线之间的距离不相等。

可选的，所述键合线的材料为铜或者金。

可选的，所述芯片为射频芯片。

可选的，所述引线框架还包括管芯垫和引线；所述第一焊盘位于所述管芯垫外围，所述芯片与所述第二焊盘相对面与所述管芯垫粘合；所述引线与所述第一焊盘连接。

相应的，本发明还提供了一种芯片封装方法，包括：

确定连接结构的目标电感值，并提供芯片、引线框架和连接结构，所述引线框架包括第一焊盘，所述芯片包括第二焊盘，所述连接结构包括两条以上键合线；

将每条所述键合线的一端与所述第一焊盘连接，将每条所述键合线的另一端与所述第二焊盘连接；

计算或者测量连接结构的电感值；

若所述连接结构的电感值不等于所述目标电感值，调整连接结构中键合线的位置，直至连接结构的电感值等于所述目标电感值。

可选的，所述第一焊盘的尺寸大于或者等于80微米×120微米；所述第二焊盘的尺寸大于或者等于80微米×120微米。

可选的，所述键合线的材料、直径和长度均相同。

与现有技术相比，本发明的技术方案具有以下优点：

通过包括两条以上相互并联的键合线的连接结构将芯片的第二焊盘与引线框架的第一焊盘连接，实现芯片封装。由于可通过调节连接结构中键合线的条数以及键合线之间的距离，使连接结构的电感值为任意的目标电感值，故可利用连接结构的寄生电感调节芯片的射频性能和工作频率，提高了所形成芯片封装结构的性能。由于芯片封装结构中连接结构同时发挥连接作用和电感作用，省略了后续制作用于调节芯片射频性能和工作频率的电感的步骤，简化了射频电路的制作工艺，节约了射频电路的制作成本。

附图说明