[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2012年11月1日提交的韩国专利申请第10-2012-0123011号的优先权，该申请的全部内容结合于此用于通过该引用的所有目的。

技术领域

本发明涉及一种包括碳化硅（SiC）的半导体器件及其制造方法。

背景技术

根据应用设备的放大尺寸和容量的当前趋势，对具有高击穿电压、大电流，和高速开关特性的用于电力的半导体器件的需求已经升高。

从而，已经做出了应用碳化硅（SiC）的MOSFET（金属氧化物半导体场效应晶体管）的很多研究和开发来代替应用硅的公知的MOSFET。特别地，已经做出了垂直型沟道MOSFET的很多开发。

在用于电力的半导体器件当中的数字电路和模拟电路中，MOSFET是最通用的电场效应晶体管。

在垂直型沟道MOSFET的情况下，形成适于半导体衬底的形状的沟道的蚀刻技术是必需的。因为由于强共价键材料使得碳化硅具有高于硅的硬度和抗氧化性能的硬度和抗氧化性能，所以进行高功率的蚀刻以便克服对蚀刻的耐久性，因此，由于高功率蚀刻，导致了沟道的边角部分与底部相比被更深入地蚀刻的现象。从而，电场集中现象发生在沟道的边角部分，这导致氧化层的破损，因此使得半导体器件的性能恶化。

公开于该背景技术部分的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

发明内容

本发明致力于防止在应用沟道栅的碳化硅MOSFET中的沟道的边角部分的电场集中现象。

本发明的各个方面提供了一种制造半导体器件的方法，包括：在n+型碳化硅衬底的第一表面上顺序地形成n-型外延层、p型外延层和第一n+区域；以及穿过所述第一n+区域和所述p型外延层形成沟道，并且所述沟道包括具有线性剖面的第一部分和椭圆形的第二部分；其中，所述沟道的形成包括：在所述第一n+区域上形成感光层图形；通过应用所述感光层图形作为掩模来蚀刻所述第一n+区域和所述p型外延层以形成第一沟道；在移除所述感光层图形之后，通过在所述第一n+区域和所述第一沟道上应用非晶碳来形成缓冲层；通过蚀刻所述缓冲层以暴露所述第一沟道的底部来形成缓冲层图形；通过应用所述缓冲层图形作为掩模来蚀刻所述第一沟道的底部以形成第二沟道；各向同性地蚀刻所述第二沟道以形成所述沟道的第二部分；以及移除所述缓冲层图形。

所述第一沟道的深度可以是所述沟道的深度的1/2或更小。

所述第二沟道的宽度可以小于所述第一沟道的宽度。

所述第一沟道和所述第二沟道的总尺寸可以是所述沟道的尺寸的2/3或更小。

所述沟道的第一部分的宽度可以小于所述沟道的第二部分的宽度。

所述沟道的第二部分可以位于所述沟道的第一部分的下方。

所述缓冲层图形可以位于所述第一沟道的侧壁和所述第一n+区域上。

根据本发明的各个方面的制造半导体器件的方法可以进一步包括：在所述沟道的形成之后，在所述沟道中形成栅绝缘层；在所述栅绝缘层上形成栅极；在所述栅绝缘层和所述栅极上形成氧化层；使所述第一n+区域图形化以形成n+区域；以及在所述p型外延层、所述n+区域和所述氧化层上形成源极，并且在所述n+型碳化硅衬底的第二表面上形成漏极。

本发明的各个方面提供了一种半导体器件，包括：n-型外延层、p型外延层和n+区域，所述n-型外延层、所述p型外延层和所述n+区域顺序地设置在n+型碳化硅衬底的第一表面上；沟道，穿过所述n+区域和所述p型外延层形成所述沟道，并且所述沟道包括具有线性剖面的第一部分和椭圆形的第二部分；栅绝缘层，所述栅绝缘层设置在所述沟道中；栅极，所述栅极设置在所述栅绝缘层上；氧化层，所述氧化层设置在所述栅极上；源极，所述源极设置在所述p型外延层、所述n+区域和所述氧化层上；以及漏极，所述漏极位于所述n+型碳化硅衬底的第二表面上；其中，所述沟道的第二部分设置在所述沟道的第一部分的下方；以及所述沟道的第二部分的宽度大于所述沟道的第一部分的宽度。

根据本发明的各个方面，可以通过在沟道中包括具有线性剖面的第一部分和椭圆形的在第一部分下部的具有大于第一部分的宽度的宽度的第二部分，以便与底部相比更深入地蚀刻沟道的边角部分，从而防止在边角部分的电场的集中现象，来防止半导体器件性能的降低。

另外，可以通过形成所述第一沟道，通过由应用所述缓冲层图形作为掩模以形成第二沟道来形成第二沟道，并且各向同性地蚀刻所述第二沟道来容易地形成所述沟道，所述沟道包括具有线性剖面的第一部分和椭圆形的第二部分。