[发明专利]半导体器件的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着半导体技术的不断发展，半导体器件的特征尺寸也持续缩小，新的寄生效应不断出现。其中，RC延迟是影响器件反应速度的重要因素之一。为解决这一问题，需要改进金属互连结构以减小RC延迟。相应的技术方案包括提高互连金属的电导率和降低介质层的介电常数（k）值。在90nm以下的工艺中，铜已经全面取代铝成为互连金属。铜比铝具有更好的导电性，而且电迁移效应也较小。关于介质层材料，低介电常数（Lowk）的新型材料（k<2.7）也已广泛应用，以取代传统的氧化层。但与氧化层相比，低介电常数材料在结构上通常疏松多孔，与填充材料的附着性较差。

在集成电路制造过程中，双镶嵌工艺为在介质层中形成铜互连线的常用工艺，其具体包括如下步骤：首先，提供半导体衬底，所述半导体衬底上形成有介质层，所述介质层中形成有开口，所述开口内以及开口两侧的介质层上形成有铜金属；接着，进行化学机械研磨（CMP）工艺，使开口内铜金属与介质层的上表面齐平，形成铜互连线；最后，进行清洗工艺，去除残留于介质层以及介质层中铜互连线表面研磨液以及反应产生的副产物（如：铜金属颗粒）。

然而，在多数情况下，清洗工艺并不能将化学机械研磨工艺残留的副产物完全清除，其将严重影响所形成半导体器件的电学性能。例如，当介质层和铜互连线表面残留大量的铜金属颗粒时，该金属颗粒可能进入介质层或者附着于铜金属之间的介质层表面，使相邻的铜互连线连接，导致所形成的半导体器件失效。另外，通过化学机械研磨工艺形成的铜互连线的厚度还可能与其设计尺寸存在差异，影响了所形成半导体器件的成品率。

为了解决上述问题，在进行清洗工艺之后，还包括：对铜互连线厚度大于其设计尺寸、表面存在缺陷或者残留副产物的半导体衬底再次进行化学机械研磨工艺，以使铜互连线的厚度与其设计尺寸一致，或者去除半导体衬底表面存在的缺陷或残留的副产物。

但是，在再次进行化学机械研磨工艺之后，对形成于半导体衬底上介质层以及介质层中铜互连线的表面进行检测时发现，介质层以及介质层中铜互连线的表面存在损伤，所形成半导体器件的成品率低、性能差。

更多半导体器件的形成方法请参考公开号为US20080047592A1的美国专利申请。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，避免所形成铜互连线或者铜插塞的表面存在损伤，提高所形成半导体器件的成品率和性能。

为解决上述问题，本发明提供了一种半导体器件的形成方法，包括：

提供半导体衬底，所述半导体衬底上形成有介质层，所述介质层中形成有开口，所述开口内以及开口两侧的介质层上形成有铜金属；

进行第一平坦化工艺，至所述开口内的铜金属与介质层的上表面齐平；

在进行第一平坦化工艺之后，对介质层和铜金属的上表面进行氨气等离子体处理；

对氨气等离子体处理后的介质层和铜金属进行第二平坦化工艺。

可选的，对介质层和铜金属的上表面进行氨气等离子体处理的温度为300℃~400℃。

可选的，对介质层和铜金属的上表面进行氨气等离子体处理的压强为2.0Torr~2.6Torr。

可选的，对介质层和铜金属的上表面进行氨气等离子体处理时，氨气的流量为900sccm~1100sccm。

可选的，对介质层和铜金属的上表面进行氨气等离子体处理的时间为12s~15s。

可选的，对介质层和铜金属的上表面进行氨气等离子体处理之后的90min内进行所述第二平坦化工艺。

与现有技术相比，本发明技术方案具有以下优点：

在对介质层和铜金属进行第二平坦化工艺之前，对介质层和铜金属的上表面进行氨气等离子体处理，使位于介质层和铜金属上表面的氧化铜或者氧化亚铜还原为铜，在进行第二平坦化工艺时保证介质层以及铜金属的去除速率相等，使介质层以及铜金属的表面平整，提高了所形成半导体器件的成品率以及性能。

进一步的，对介质层和铜金属的上表面进行氨气等离子体处理的温度为300℃~400℃、压强为2.0Torr~2.6Torr、氨气的流量为900sccm~1100sccm，保证了将氧化铜或者氧化亚铜还原铜的效率，使位于介质层和铜金属上表面的氧化铜或者氧化亚铜完全还原为铜，避免残留的氧化铜或者氧化亚铜对第二平坦化工艺的研磨均匀度造成影响，提高了所形成半导体器件的成品率。