[发明专利]半导体装置、半导体装置的栅极结构及其制造方法

说明书

技术领域

本发明涉及一半导体装置，特别是涉及一种半导体装置、半导体装置的栅极结构及其制造方法。

背景技术

可擦除可编程只读存储器（Erasable programmable read-only memory，EPROM）装置、电可擦除可编程只读存储器（electrically erasable programmable read-only memory，EEPROM）装置及快闪存储器装置由多个栅极结构所构成。这些栅极结构一般包括控制栅极（control gate）及位于控制栅极与基底之间的浮置栅极（floating gate）。浮置栅极通常为由多晶硅材料制作的导体层。浮置栅极并未连接至任何电极或电源，且浮置栅极本身一般被绝缘材料所围绕。

EEPROM非易失性存储器装置（例如，浮置栅极穿隧氧化物（floating gate tunnel oxide，FLOTOX）EEPROM）的操作是取决于在临界电压下储存于浮置栅极中的电荷（用以表示储存于这些装置中的资讯）。

EEPROM装置的效能通常包括效能规格或编程（programming）速度的分级，所述编程速度影响擦除操作及写入操作的速度。在不会对装置造成损害的情况下，速度通常受到可使电子注入（pump into）装置（写入）及排出（pump out）装置（擦除）的速率限制。通常，擦除操作及写入操作必须能够在特定施加电压下，在1 msec内完成操作。

随着存储器装置尺寸不断缩小,各个膜层的厚度也必缩小。举例而言,尽管较薄的穿隧氧化层可增加资料写入及擦除的效率及速度，但较小的穿隧氧化层可能会更容易受暴露于记录能量或擦除能量而产生的损害影响。针对改良的非易失性存储器（NVM）装置，本领域仍需要因应要得到更小存储器装置的需求。

较小的尺寸使浮置栅极与控制栅极之间的距离减小。然而，在这些较小的结构中，因控制栅极邻近于浮置栅极，使得沉积在浮置栅极上的氧化物/氮化物/氧化物（ONO）介电层变得更容易受漏电流影响。针对存储器装置及处理技术，本领域仍需改善上述装置的产品及操作效能，特别是当这些装置尺寸不断地缩小时。

发明内容

本发明的目的在于，提供一种新的半导体装置、半导体装置的栅极结构及其制造方法，所要解决的技术问题是其可有效解决栅极漏电流的问题，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置的栅极结构，其包括基底、配置在基底上的第一介电层、配置在第一介电层上的第一导体层、位于第一介电层及第一导体层旁的沟渠、沿沟渠侧壁而配置的第二介电层以及填满沟渠的剩下开口部分的第三介电层，其中沟渠具有宽度而第二介电层具有厚度，且所述厚度与所述宽度的比例为约5％到约15%。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体装置的栅极结构，其中所述第二介电层的蚀刻速率小于第三介电层的蚀刻速率。

前述的半导体装置的栅极结构，其中所述第二介电层为沉积氧化层,而第三介电层层为旋涂式介电氧化层。

前述的半导体装置的栅极结构，其中所述第二介电层的硅比例与第三介电层的硅比例不相同。

前述的半导体装置的栅极结构，其中所述第二介电层包括非晶硅氧化物，而第三介电层为热氧化层。

前述的半导体装置的栅极结构，其中所述第二介电层仅部分地围绕第一导体层的侧壁。

前述的半导体装置的栅极结构，其中所述第二介电层的上部保持未被第三介电层所覆盖。

前述的半导体装置的栅极结构，更包括配置在第一导体层、第二介电层及第三介电层上的第四介电层。

前述的半导体装置的栅极结构，其中所述第四介电层为氧化物/氮化物/氧化物堆叠层。

前述的半导体装置的栅极结构，更包括配置在第四介电层上的第二导体层。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种栅极结构的制造方法，此方法具有以下步骤：提供基底;在基底上形成第一介电层；在第一介电层上配置第一导体层；形成在所述第一介电层及所述第一导体层旁的沟渠；沿着沟渠的侧壁形成第二介电层以及在第二介电层上形成第三介电层，其中沟渠具有宽度而第二介电层具有厚度，且所述厚度与所述宽度的比例为约5%到约15%。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的栅极结构的制造方法，更包括蚀刻第二介电层及第三介电层的步骤。