[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉应用

本申请要求2010年8月27日提交的韩国专利申请号为10-2010-0083464的优先权，其全部内容通过引用合并在本文中。

技术领域

本发明的示例性实施例涉及半导体器件及其制造方法，更具体而言涉及非易失性存储器件及其制造方法。

背景技术

NAND快闪存储器是包括具有多个存储块的存储阵列的非易失性存储器件的一个例子。每个存储块可以包括多个存储器串。存储器串耦接在位线与源极线之间。更具体而言，存储器串包括漏极与位线相耦接的漏极选择晶体管、源极与源极线相耦接的源极选择晶体管、以及串联耦接在选择晶体管(即漏极选择晶体管和源极选择晶体管)之间的多个存储器单元。

通常，存储器串以2D(二维)结构形成在衬底上。为了提高集成度，要减小单元尺寸。然而，进一步减小单元尺寸正在接近物理极限。为此，提出了一种具有将存储器串垂直地形成在衬底上的3D(三维)结构的存储器串。

为了将存储器串垂直地形成在衬底上，以期望的间隔在衬底上形成用于字线或选择线(即，漏极选择线和源极选择线)的导电层。导电层之间形成有绝缘层。用于形成存储器串沟道的层(下文称之为垂直沟道层)贯穿导电层和绝缘层而沿垂直于衬底的方向形成。包括电荷陷阱层和绝缘层的多层形成在垂直沟道层的表面上。因此，多层形成在垂直沟道层与导电层之间。

如上所述，3D结构的存储器串与2D结构的存储器串在制造方法上显著地不同。由于这种不同的制造方法，3D结构的存储器串可能不具有高的结构可靠性。

发明内容

本发明的示例性实施例涉及能够提高具有3D结构的存储器串的结构稳定性及其制造工艺可靠性的半导体器件及其制造方法。

根据本发明的一个方面，提供一种半导体器件，包括：管道沟道层，所述管道沟道层形成在衬底之上；第一垂直沟道层，所述第一垂直沟道层形成在管道沟道层之上，以将管道沟道层与位线相耦接；第二垂直沟道层，所述第二垂直沟道层形成在管道沟道层之上，以将管道沟道层与源极线相耦接；包括电荷陷阱层的多层，所述多层形成为包围第一垂直沟道层、第二垂直沟道层和管道沟道层；绝缘屏障层，所述绝缘屏障层形成为包围所述多层；多个第一导电层，所述多个第一导电层形成在管道沟道层与位线之间，其中第一垂直沟道层贯穿第一导电层；以及多个第二导电层，所述多个第二导电层形成在管道沟道层与源极线之间，其中所述第二垂直沟道层贯穿第二导电层。

根据本发明的另一个方面，提供一种半导体器件，包括：管道沟道层，所述管道沟道层形成在衬底之上；第一垂直沟道层，所述第一垂直沟道层形成在管道沟道层之上，以将管道沟道层与位线相耦接；第二垂直沟道层，所述第二垂直沟道层形成在管道沟道层之上，以将管道沟道层与源极线相耦接；包括电荷陷阱层的多层，所述多层形成为包围第一垂直沟道层、第二垂直沟道层和管道沟道层；多个第一导电层，所述多个第一导电层形成在管道沟道层与位线之间，其中第一垂直沟道层贯穿第一导电层；多个第二导电层，所述多个第二导电层形成在管道沟道层与源极线之间，其中第二垂直沟道层贯穿第二导电层；绝缘层，所述绝缘层分别与第一导电层和第二导电层交替地形成；以及绝缘屏障层，所述绝缘屏障层形成在形成于管道沟道层之上的多层与绝缘层中最下方的绝缘层之间。

根据本发明的一个方面，提供一种制造半导体器件的方法，包括以下步骤：在衬底中形成牺牲层图案；在具有牺牲层图案的衬底之上交替地形成多个绝缘层和多个导电层；通过刻蚀所述多个绝缘层和所述多个导电层来形成暴露牺牲层图案的沟道孔；经由沟道孔去除牺牲层图案；在去除了牺牲层图案的区域的内表面上以及沟道孔的内表面上形成绝缘屏障层；在绝缘屏障层的表面上形成包括电荷陷阱层的多层；在去除了牺牲层图案的区域中以及沟道孔中形成沟道层；以及通过刻蚀沟道孔之间的绝缘层和导电层来形成第一沟槽。

根据本发明的另一个方面，提供一种制造半导体器件的方法，包括以下步骤：在衬底中形成牺牲层图案；在具有牺牲层图案的衬底之上形成绝缘屏障层；在绝缘屏障层之上交替地形成多个绝缘层和多个导电层；通过刻蚀所述多个绝缘层和所述多个导电层来形成使形成在牺牲层图案之上的绝缘屏障层暴露的沟道孔；经由沟道孔去除绝缘屏障层和牺牲层图案的暴露部分；在去除了牺牲层图案的区域的内表面上以及沟道孔的内表面上形成包括电荷陷阱层的多层；在去除了牺牲层图案的区域中以及沟道孔中形成沟道层；以及通过刻蚀沟道孔之间的绝缘层和导电层来形成沟槽。

附图说明

图1A是说明根据本发明的一个示例性实施例的半导体器件的电路图；