[发明专利]制造半导体器件的方法和掩模无效

专利信息
申请号: 201010279145.1 申请日: 2010-09-08
公开(公告)号: CN102024698A 公开(公告)日: 2011-04-20
发明(设计)人: 别宫史浩 申请(专利权)人: 瑞萨电子株式会社
主分类号: H01L21/32 分类号: H01L21/32
代理公司: 中原信达知识产权代理有限责任公司 11219 代理人: 孙志湧;穆德骏
地址: 日本神*** 国省代码: 日本;JP
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摘要:
搜索关键词: 制造 半导体器件 方法
【说明书】:

专利申请基于日本专利申请No.2009-209640,其内容通过引用结合于此。

技术领域

本发明涉及一种制造具有凸块的半导体器件的方法和掩模,其中,导电膜被形成在树脂制成的凸块核心上。

背景技术

凸块被形成在半导体器件中,以便将半导体器件安装在安装板上。具有半导体器件的电路通过该凸块被连接到诸如安装板的焊区的电极。近年来,已经开发出如下的技术:凸块的核心由树脂形成,并且通过将导电膜形成在该核心上来形成凸块。在该技术中,为了使凸块节距变窄,并且保持导电膜相对于凸块核心的涂覆性,优选地,使凸块核心的面向电极焊盘侧的侧面比凸块核心的其他侧面更缓。

例如,日本未审专利公布No.2006-351873公开了:具有的面积比第一树脂层的面积小的第二树脂层被形成在第一树脂层上,然后对其进行热处理,凸块核心的面向电极焊盘侧的侧面被形成为具有比凸块核心的其他侧面更缓的坡度。

另外,日本未审专利公布No.2007-019102公开了:第一树脂部和比第一树脂部小的第二树脂部被形成在保护绝缘膜上,并且在热处理时使用流动特性来一体化这两个树脂部。日本未审专利公布No.2007-019102公开了:当第二树脂部位于第一树脂部外周的电极焊盘侧时,凸块核心的面向电极焊盘侧的侧面可以被制成比其凸块核心的其他侧面更缓。

然而,在日本未审专利公布No.2006-351873所公开的技术中,必须将第一树脂层和第二树脂层分开曝光和显影。在这种情况下,在第一树脂层和第二树脂层之间产生由掩模偏离造成的位置偏离,并因此会存在凸块核心的面向电极焊盘侧的侧面不能被形成为比凸块核心的其他侧面更缓的情况。

另外,在日本未审专利公布No.2007-019102所公开的技术中,需要的是用于形成凸块核心的树脂在热处理时具有流动性。在这种情况下,用于形成凸块核心的树脂延伸,并因此反而会存在难以使凸块节距变窄的情形。

由上可见,在具有凸块的半导体器件中,难以以高生产率将凸块节距变窄,在该凸块中,导电膜被形成在树脂制成的凸块核心上。

发明内容

在一个实施例中,提供一种制造半导体器件的方法,所述方法包括:在基板中形成多个电极焊盘;形成保护绝缘膜,所述保护绝缘膜在所述多个电极焊盘中和其外周中具有位于每个所述电极焊盘上方的多个开口;在所述保护绝缘膜上方形成感光性树脂膜;通过对所述感光性树脂膜进行曝光和显影,沿着第一直线、在所述保护绝缘膜上方形成多个凸块核心;以及通过选择性地在所述多个凸块核心、所述多个电极焊盘和所述保护绝缘膜上方形成导电膜,来形成多个凸块和将所述多个凸块中的每个连接到所述电极焊盘中的任一个的多个互连,其中在形成所述多个凸块核心的所述步骤中,通过使用多等级掩模只一次性将所述感光性树脂膜曝光,在所述凸块核心的侧面上的与所述互连接壤的区域被形成为具有比与所述第一直线相交的区域的坡度更缓的坡度。

根据本发明,通过将感光性树脂膜曝光来形成凸块核心。通过在该曝光过程中使用多等级掩模,在所述凸块核心的侧面上的与所述互连接壤的区域被形成为具有比与所述第一直线相交的区域的坡度更缓的坡度。为此,可以只一次性地执行曝光,并且不会产生由于掩模偏差导致的误差。因此,可以以良好的精确度来定位凸块核心的侧面上倾斜的区域。为此,可以使凸块节距变窄,同时提高半导体器件的良率。

在另一个实施例中,提供了一种掩模,所述掩模将感光性树脂膜曝光,并且形成多个凸块中的每个凸块的凸块核心,所述掩模包括:多个图案,所述多个图案沿着第一直线设置,用于形成所述凸块核心,其中通过遮蔽曝光光线的完全蔽光区域和透射所述曝光光线的完全透射区域的组合,形成所述图案,并且其中所述掩模还包括半透射所述曝光光线的半透射区域,所述半透射区域连接到所述完全蔽光区域和所述完全透射区域的边界中在没有与所述第一直线相交的方向上伸展的部分。

根据本发明,可以使凸块节距变窄,同时提高半导体器件的生产率。

附图说明

从下面结合附图对某些优选实施例进行的描述中,本发明的以上和其他目的、优点和特征将更清楚,其中:

图1A和图1B是示出根据第一实施例的制造半导体器件的方法的横截面图;

图2A和图2B是示出根据第一实施例的制造半导体器件的方法的横截面图;

图3A和图3B是示出根据第一实施例的制造半导体器件的方法的横截面图;

图4是在图3A的状态下的半导体器件的平面图;

图5是示出多等级掩模的构造的平面图;

图6是根据第二实施例的半导体器件的平面图;

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