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[发明专利]一种低成本的数据串并行转换电路及方法-CN201810941611.4在审
发明人：赵晓明;俞玉春 -专利权人：苏州易德龙科技股份有限公司
申请日： 2018-08-17 - 公布日： 2018-12-21 - 主分类号： G06F13/38 文献下载
摘要：本发明公开了一种低成本的数据串并行转换电路及方法，包括并行转串行移位寄存器、串行转并行移位寄存器和MCU，所述并行转串行移位寄存器和串行转并行移位寄存器共用使能线、时钟线，有各自独立的数据线。在使能线为低电平时，并行转串行移位寄存器采集外部信号并缓存芯片内部；在使能线为低电平时，MCU将待输出的信号缓存于串行转并行移位寄存器内部；在使能线的上升沿时，串行转并行移位寄存器将芯片内部缓存的信号输出；在使能线为高电平时，并行转串行移位寄存器将缓存于芯片内部的信号传送给MCU。本发明通过改进并行转串行移位寄存器，串行转并行移位寄存器与MCU的连接方式及MCU控制算法，节省MCU管脚资源，达到降低产品成本的目的。
并行移位寄存器串行移位寄存器使能并行并行转换低成本数据串低电电路芯片缓存产品成本管脚资源缓存芯片连接方式内部缓存信号缓存信号输出上升沿时钟线数据线高电算法采集输出外部改进

[实用新型]一种低成本的数据串并行转换电路-CN201821331243.3有效
发明人：赵晓明;俞玉春 -专利权人：苏州易德龙科技股份有限公司
申请日： 2018-08-17 - 公布日： 2019-02-22 - 主分类号： G06F13/38 文献下载
摘要：本实用新型公开了一种低成本的数据串并行转换电路，包括并行转串行移位寄存器、串行转并行移位寄存器和MCU，所述并行转串行移位寄存器和串行转并行移位寄存器共用使能线、时钟线，有各自独立的数据线。在使能线为低电平时，并行转串行移位寄存器采集外部信号并缓存芯片内部；在使能线为低电平时，MCU将待输出的信号缓存于串行转并行移位寄存器内部；在使能线的上升沿时，串行转并行移位寄存器将芯片内部缓存的信号输出；在使能线为高电平时，并行转串行移位寄存器将缓存于芯片内部的信号传送给MCU。本实用新型通过改进并行转串行移位寄存器，串行转并行移位寄存器与MCU的连接方式及MCU控制算法，节省MCU管脚资源，达到降低产品成本的目的。
并行移位寄存器串行移位寄存器使能并行本实用新型并行转换低成本数据串低电电路芯片缓存产品成本管脚资源缓存芯片连接方式内部缓存信号缓存信号输出上升沿时钟线数据线高电算法采集输出外部改进

[发明专利]利用查找表移位寄存器进行SRAM型FPGA刷新效果验证的方法-CN201610070861.6有效
发明人：赵元富;李学武;张帆;姜爽;陈雷;李琦;祁逸;刘进 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2016-02-02 - 公布日： 2018-07-31 - 主分类号： G06F11/07 文献下载
摘要：本发明涉及利用查找表移位寄存器进行SRAM型FPGA刷新效果验证的方法，包括步骤(1)、在FPGA中构建由查找表构成的移位寄存器组，并为移位寄存器组设置初始值；(2)、完成FPGA的上电配置，向移位寄存器组输入串行数据驱动移位寄存器组进行移位；(3)、当前移位寄存器内的保存值与移位寄存器的初始值不同时，可停止向移位寄存器组输入串行数据；(4)、刷新SRAM型FPGA，直至移位寄存器组的所有存储值均被刷新；(5)、再次向移位寄存器组输入串行数据驱动移位寄存器组进行移位，将移位寄存器组中的保存值全部移出；(6)、判断是否刷新成功，本发明方法不需要进行辐照试验，也不需要回读，具有成本低、操作简单、判断准确的特点。
利用查找移位寄存器进行 sram fpga 刷新效果验证方法

[发明专利]一种数据采集串并转换储存装置及方法-CN201210013609.3无效
发明人：黄正旭;薛兵;高伟;董俊国;傅忠;周振 -专利权人：上海大学;广州禾信分析仪器有限公司;昆山禾信质谱技术有限公司
申请日： 2012-01-17 - 公布日： 2012-07-04 - 主分类号： H03K19/0175 文献下载
摘要：其装置包括依次连接的串行移位寄存器、第一并行移位寄存器和第二并行移位寄存器，与串行移位寄存器连接的锁相环PLL电路，分别与第一并行移位寄存器、第二并行移位寄存器连接的分频电路，与第一并行移位寄存器连接的计数电路；所述串行移位寄存器接收接收机输出信号，所述第二并行移位寄存器与逻辑电路连接，所述锁相环PLL电路分别与计数电路和分频电路连接。
一种数据采集转换储存装置方法

[实用新型]一种线切割伺服IO功能扩展电路-CN202223569281.1有效
发明人：李东瑞 -专利权人：无锡市比奥迪科技有限公司
申请日： 2022-12-30 - 公布日： 2023-06-13 - 主分类号： G05B19/042 文献下载
摘要：本实用新型提供一种线切割伺服IO功能扩展电路，包括：单片机4D2、多个移位寄存器，单片机4D2的其中一IO口与多个移位寄存器的时钟输入管脚连接，单片机4D2的又一IO口与多个移位寄存器的移位控制管脚相连；多个移位寄存器依次通过串行输出引脚、串行输入引脚级联，末位移位寄存器的串行输出引脚与单片机4D2的另一IO口连接，线切割机床运行过程中，多个监测单元所反馈的高低电平状态通过多个移位寄存器的并行数据输入端读取并存储；相邻移位寄存器之间通过串行输入引脚和串行输出引脚连接，实现多个移位寄存器的级联，单片机基于该级联模式读取多个移位寄存器内存储的数据，多个移位寄存器实现IO功能的扩展。
一种切割伺服 io 功能扩展电路

[发明专利]存储器装置的并行化器中的DQS门控-CN201880077313.3有效
发明人： D·B·彭妮;陈亮 -专利权人：美光科技公司
申请日： 2018-10-17 - 公布日： 2021-04-16 - 主分类号： G11C7/10 文献下载
摘要：本发明涉及存储器装置(10)及方法，所述方法包含在输入缓冲器(18)处接收数据及输出串行数据。所述串行移位数据经传递朝向串行移位寄存器(90)，串行移位寄存器(90)将其存储的数据以并行格式移位到数据写入总线中。串行寄存器加载电路系统(88)控制串行移位寄存器(90)的加载。所述串行寄存器加载电路系统(88)经配置以接收数据选通信号(DQS)并将所述数据选通提供到所述串行移位寄存器(90)以导致所述串行移位寄存器(90)在写入操作期间在所述串行数据中移位。所述串行寄存器加载电路系统(88)包含门控电路系统(50)，其经配置以至少部分基于指示所述数据写入总线已经加载有呈并行格式的所述串行数据的负载信号截止从所述串行寄存器加载电路系统(88)提供所述数据选通
存储器装置并行中的 dqs 门控

[发明专利]串行多路配电开关控制电路-CN201911415226.7有效
发明人：彭维华;李飞;杜飞飞;周严 -专利权人：武汉卓目科技有限公司
申请日： 2019-12-31 - 公布日： 2021-02-12 - 主分类号： G05B19/042 文献下载
摘要：本发明公开了一种串行多路配电开关控制电路，包括FPGA、移位寄存器组，移位寄存器组中的第一个移位寄存器的串行数据输入端与控制模块的数据信号输出端DATA_P连接，移位寄存器组中的其他移位寄存器的串行数据输入端连接与其相邻的上一个移位寄存器的串行数据输出端，移位寄存器的信号时钟输入端与控制模块的时钟信号输出端CLK_P连接，移位寄存器的锁存时钟输入端与D触发器的第一输出端连接，移位寄存器的清零信号输入端与D触发器的第二输出端连接，移位寄存器的输出使能信号输入端与反相器的输出端连接，反相器的输入端与控制模块的数据信号输出端DATA_N连接，移位寄存器的多个并行数据输出端分别与多路配电开关连接。
串行配电开关控制电路

[发明专利]IC测试方法和设备-CN200680039392.6有效
发明人：汤姆·瓦叶尔斯 -专利权人： NXP股份有限公司
申请日： 2006-10-12 - 公布日： 2008-10-29 - 主分类号： G01R31/3185 文献下载
摘要：测试电路具有移位寄存器电路(76)，用于存储为了测试集成电路核心的指令数据。移位寄存器电路的每一级包括：第一移位寄存器存储元件(32)，用于存储从串行输入(wsi)接收到的信号并以扫描链操作模式将所述信号提供给串行输出(wso)；以及第二并行寄存器存储元件(38)，用于存储来自第一移位寄存器存储元件的信号并以更新操作模式将所述信号提供给并行输出测试电路还包括多路复用器(70)，用于向移位寄存器电路的串行输入(wsi)发送串行测试输入或向移位寄存器电路(76)的串行输入中发送附加输入(wpi[n])。在优选实施例中，测试电路还包括控制电路(78)，所述控制电路响应于存储在移位寄存器的至少一级中的特定值以产生更新信号，所述更新信号用于将其他移位寄存器级设定为更新操作模式。
ic 测试方法设备

[实用新型]一种用于沙盘道岔的控制装置-CN202122753826.3有效
发明人：薛腾辉;李柏松;邓辰鑫;惠青文;张国光 -专利权人：上海电泽智控技术有限公司
申请日： 2021-11-11 - 公布日： 2022-05-10 - 主分类号： G05B19/042 文献下载
摘要：本实用新型公开了一种用于沙盘道岔的控制装置，包括串行输入并行输出位移寄存器、并行输入串行输出移位寄存器单元、数据采集单元以及控制器；串行输入并行输出位移寄存器的输入端用于与第一信号输入单元相连接，串行输入并行输出位移寄存器的输出端用于与控制信号执行装置相连接；并行输入串行输出移位寄存器单元的输入端分别与第二信号输入单元、串行输入并行输出位移寄存器的输出端相连接，并行输入串行输出移位寄存器单元的输出端与数据采集单元相连接；串行输入并行输出位移寄存器、并行输入串行输出移位寄存器单元的使能端、时钟端分别与控制器相连接。
一种用于沙盘道岔控制装置

[实用新型]LED显示屏驱动电路-CN201520638472.X有效
发明人：丁小刚 -专利权人：深圳市中深光电有限公司
申请日： 2015-08-21 - 公布日： 2015-12-23 - 主分类号： G09G3/34 文献下载
摘要：本实用新型提供一种LED显示屏驱动电路，包括总线收发器、第一串行输入/并行输出的移位寄存器和第二串行输入/并行输出的移位寄存器；所述总线收发器分别与第一串行输入/并行输出的移位寄存器、第二串行输入/并行输出的移位寄存器连接；所述总线收发器连接四根信号线。本实用新型的有益效果是：使用四个单片机的端口，配合使用四根信号线，经过总线收发器及第一串行输入/并行输出的移位寄存器和第二串行输入/并行输出的移位寄存器的处理，对LED显示屏进行控制显示，大大节约了单片机端口资源
led 显示屏驱动电路

[发明专利]IC测试方法及设备-CN200680039372.9无效
发明人：汤姆·瓦叶尔斯 -专利权人： NXP股份有限公司
申请日： 2006-10-12 - 公布日： 2008-10-29 - 主分类号： G01R31/3185 文献下载
摘要：移位寄存器电路用于存储用于测试集成电路核心的指令数据。移位寄存器电路包括多个级，每个级包括：串行输入(si)和串行输出(so)，以及包括移位寄存器电路的一个并行输出端的并行输出(wir_output)。第一移位寄存器存储元件(32)用于存储从串行输入(si)接收到的信号，并把信号以扫锚链操作模式传输给串行输出(so)。该级还包括反馈路径(40)，以测试操作模式向第一移位寄存器存储单元(32)提供并行输出(wir_output)的反转版本。该配置保证每个移位寄存器级的测试都使用现有控制线。具体地，反转信号可以计时以通过移位寄存器存储单元和并行寄存器存储单元传播，并且监测输出的最终版本以表明反转信号通过传播所述电路。
ic 测试方法设备

[发明专利]基于脉冲触发的二端口串行数据收发电路及方法-CN202110587870.3有效
发明人：阴亚东;廖生燎;任兴福;王纪鹏 -专利权人：福州大学
申请日： 2021-05-28 - 公布日： 2023-08-11 - 主分类号： G06F13/42 文献下载
摘要：本发明涉及一种基于脉冲触发的二端口串行数据收电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端时钟输出CLK分别连接至脉宽触发器以及移位寄存器的时钟输入端；所述发送端数据输出MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端。
基于脉冲触发端口串行数据收发电路方法

[实用新型]实时时钟芯片的时钟定时报警模块-CN201320189717.6有效
发明人：卢斌 -专利权人：嵊州市华丰电子有限公司
申请日： 2013-04-14 - 公布日： 2013-09-04 - 主分类号： H03K3/02 文献下载
摘要：本实用新型公开了实时时钟芯片的时钟定时报警模块，包括串行时钟接口电路和串行数据接口电路，串行时钟接口电路依次连接九进制计数器、移位寄存器的时钟及控制信号、8位移位寄存器和检测读写位，串行数据接口电路依次连接检测应答位、8位移位寄存器和初始化信号，九进制计数器依次连接检测应答位和初始化信号，8位移位寄存器依次连接产生串行输出和输出电路，进一步，8位移位寄存器依次连接检测片选和检测读写位。
实时时钟芯片定时报警模块

[发明专利]射频识别防碰撞电路及其实现方法-CN201010555566.2有效
发明人：雷冬梅 -专利权人：上海华虹NEC电子有限公司
申请日： 2010-11-23 - 公布日： 2012-05-30 - 主分类号： G06K7/00 文献下载
摘要：本发明公开了一种射频识别防碰撞电路，包括：码流识别模块、移位寄存器、位比较电路、PICC状态控制模块、EEPROM读模块。码流识别模块用于接收PCD发送的串行输入数据。EEPROM读模块用于读取EEPROM中的片内UID并将读取的片内UID输入到移位寄存器中。移位寄存器用于寄存片内UID字节及其奇偶校验位并进行移位输出。位比较电路用于逐位比较串行输入数据的部分UID和移位寄存器输入的片内UID，当比较结果相同时，PICC状态控制模块控制移位寄存器输出片内UID的剩余部分。本发明采用串行输入串行比较，能简化电路结构、缩小电路面积。
射频识别碰撞电路及其实现方法

[发明专利]一种串入并出端口扩展模块-CN201010593338.4无效
发明人：徐志强;曹伟勋 -专利权人：无锡爱睿芯电子有限公司
申请日： 2010-12-17 - 公布日： 2012-07-04 - 主分类号： H01R31/06 文献下载
摘要：本发明揭露了一种串入并出端口扩展模块，其包括一块矩形电路板，所述矩形电路板的第一矩形边上设置有串行输入插座；所述矩形电路板的第四矩形边上设置有并行输出插座；所述矩形电路板的中央设置有移位寄存器，所述串行输入插座接收串行信号；所述移位寄存器根据所述串行信号计算移位数据并控制所述移位数据移位；所述并行输出插座并行输出所述移位数据，所述矩形电路板的第三矩形边上还设置有串行输出插座，所述移位寄存器包括若干级输出端，所述串行输出插座与所述移位寄存器的任意一个输出端相连
一种端口扩展模块

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