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[发明专利]具有模拟测试总线的有限引脚测试接口-CN201910922235.9在审
发明人： 汤姆·瓦叶尔斯;马哈茂德·阿卜达瓦哈布;威廉·弗朗西斯库斯·斯伦德布鲁克 -专利权人：恩智浦有限公司
申请日： 2019-09-26 - 公布日： 2020-04-03 - 主分类号： G01R31/28 文献下载
摘要：本公开的某些方面涉及通过集成电路(IC)上的两个引脚进行的测试控制和测试访问配置。根据具体例子，基于IC芯片的设备与控制器结合用于测试目标IC。所述基于IC芯片的设备包括事件(捕获)电路，所述事件(捕获)电路被配置和布置成控制逻辑状态，通过所述逻辑状态对响应于分别源于所述控制器的时钟信号和数据信号而检测到的给定事件选择静态测试配置。可以将测试操作控制电路配置和布置成通过以下测试所述目标IC：选择性地将所述控制器的时钟引脚和I/O引脚中的每一个引脚配置成用作模拟测试总线、到所述控制器的数据输入或来自所述控制器的数据输出；以及通过经由所述目标IC的引脚传送测试信号来执行动态操作。
具有模拟测试总线有限引脚接口

[发明专利]IC测试方法和设备-CN200680039403.0有效
发明人： 汤姆·瓦叶尔斯 -专利权人： NXP股份有限公司
申请日： 2006-10-12 - 公布日： 2012-04-18 - 主分类号： G01R31/3185 文献下载
摘要：一种用于测试集成电路核心或集成电路核心外部的电路的方法和设备，所述方法和设备使用测试电路沿移位寄存器电路传输来自测试电路的并行输入的测试矢量。该移位寄存器电路配置用于将没有进行测试的一个或多个核心进行旁路，并且向所测试核心的核心扫锚链提供测试矢量。将旁路核心配置成将相关联的移位寄存器电路部分驱动为保持模式，在所述模式中移位寄存器电路部分的存储元件的输出与其输入相连。当对核心进行旁路并且在测试模式下时，所述方法提供了对移位寄存器级的保持，并且这意味着由于施加于移位寄存器级时钟信号的变化，移位寄存器级不易出现误差。
ic 测试方法设备

[发明专利]IC测试方法和装置-CN200780001973.5有效
发明人： 汤姆·瓦叶尔斯;约翰·C·梅尔勒韦德;戴维·P·普里斯;诺贝特·斯科曼;吕迪格·佐尔巴赫;埃尔韦·弗勒里;约瑟夫·R·珀尔斯 -专利权人： NXP股份有限公司
申请日： 2007-01-04 - 公布日： 2009-02-18 - 主分类号： G01R31/3185 文献下载
摘要：提供一种测试包括多个核心的集成电路的方法，至少两个核心具有不同频率的、不同的相关联的第一和第二时钟信号。采用定时在测试频率(TCK)下的定时扫描链提供测试信号。在时钟电路复位信号(clockdiv_rst)中提供转变，触发时钟分频电路(44)工作，该时钟分频电路(44)从集成电路的内部时钟(40)获取第一和第二时钟信号(clk_xx、clk_yy、clk_zz)。因此第一和第二时钟信号开始于实质上相同的时间，并且在测试模式期间被用于集成电路的测试。测试之后，采用定时在测试频率(TCK)下的定时扫描链输出测试结果。还提供定时硬件，并且这提供了全速测试，使得能够在用于移位模式的相对较慢测试仪驱动时钟和用于测试模式的由片上PLL和分频电路产生的较快时钟之间动态(on the fly)切换。
ic 测试方法装置

[发明专利]IC测试方法及设备-CN200680041130.3无效
发明人： 汤姆·瓦叶尔斯;理查德·莫雷 -专利权人： NXP股份有限公司
申请日： 2006-10-18 - 公布日： 2008-11-05 - 主分类号： G01R31/3185 文献下载
摘要：一种测试电路，具有限定在并行输入(wpi[0]…wpi[N－1])与各自的并行输出(wpo[0]…wpo[N－1])之间的多个扫描链段(62、64、60)。扫描链段包括移位寄存器电路的单元组(60)、核心扫描链部分(62)、绕过核心扫描链部分(62)的第一旁路路径以及绕过移位寄存器电路单元组(60)的第二旁路路径。这一结构使得能够将数据并行地加载至核心扫描链，或者加载至移位寄存器(WBR)。此外，每个扫描链段还具有串联的锁存元件(80)，这可提供附加的测试能力。特别是，当进行内部或外部方式测试时，数据在锁存元件(80)之间的移位能用来测试旁路路径。因此，这种测试能成为单次ATPG过程的一部分。
ic 测试方法设备

[发明专利]IC测试方法和设备-CN200680039392.6有效
发明人： 汤姆·瓦叶尔斯 -专利权人： NXP股份有限公司
申请日： 2006-10-12 - 公布日： 2008-10-29 - 主分类号： G01R31/3185 文献下载
摘要：测试电路具有移位寄存器电路(76)，用于存储为了测试集成电路核心的指令数据。移位寄存器电路的每一级包括：第一移位寄存器存储元件(32)，用于存储从串行输入(wsi)接收到的信号并以扫描链操作模式将所述信号提供给串行输出(wso)；以及第二并行寄存器存储元件(38)，用于存储来自第一移位寄存器存储元件的信号并以更新操作模式将所述信号提供给并行输出。测试电路还包括多路复用器(70)，用于向移位寄存器电路的串行输入(wsi)发送串行测试输入或向移位寄存器电路(76)的串行输入中发送附加输入(wpi[n])。在优选实施例中，测试电路还包括控制电路(78)，所述控制电路响应于存储在移位寄存器的至少一级中的特定值以产生更新信号，所述更新信号用于将其他移位寄存器级设定为更新操作模式。
ic 测试方法设备

[发明专利]IC测试方法及设备-CN200680039372.9无效
发明人： 汤姆·瓦叶尔斯 -专利权人： NXP股份有限公司
申请日： 2006-10-12 - 公布日： 2008-10-29 - 主分类号： G01R31/3185 文献下载
摘要：移位寄存器电路用于存储用于测试集成电路核心的指令数据。移位寄存器电路包括多个级，每个级包括：串行输入(si)和串行输出(so)，以及包括移位寄存器电路的一个并行输出端的并行输出(wir_output)。第一移位寄存器存储元件(32)用于存储从串行输入(si)接收到的信号，并把信号以扫锚链操作模式传输给串行输出(so)。第二并行寄存器存储元件(38)用于存储来自第一移位寄存器存储单元(32)的信号，并把信号以更新操作模式传输给并行输出(wir_output)。该级还包括反馈路径(40)，以测试操作模式向第一移位寄存器存储单元(32)提供并行输出(wir_output)的反转版本。该配置保证每个移位寄存器级的测试都使用现有控制线。具体地，反转信号可以计时以通过移位寄存器存储单元和并行寄存器存储单元传播，并且监测输出的最终版本以表明反转信号通过传播所述电路。
ic 测试方法设备

[发明专利]电路互联测试装置及其方法-CN200580032872.5无效
发明人：罗杰·弗兰克斯·舒德尔特;汤姆·瓦叶尔斯 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2005-07-28 - 公布日： 2007-09-05 - 主分类号： G01R31/3185 文献下载
摘要：检测集成电路的逻辑电平交叉。根据一个示例性实施例，把复位信号作为集成电路的逻辑电平的函数提供给触发器(314)。集成电路的逻辑电平交叉条件表示为触发器的复位条件的函数。在一个实施方式中，当逻辑电平与期望的逻辑电平不同时，触发器被复位。在另一实施方式中，实现了一对触发器(414，418)，使得在特定的逻辑电平仅仅一个触发器被复位。如果逻辑电平出现交叉，两个触发器都被复位。上述两个触发器被复位的条件用于指示逻辑电平交叉。
电路联测试装及其方法

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