|
钻瓜专利网为您找到相关结果 812275个,建议您 升级VIP下载更多相关专利
- [发明专利]芯片内部信号的串/并转换电路、方法及芯片-CN202310552653.X在审
-
游佳静;苏振
-
新华三半导体技术有限公司
-
2023-05-16
-
2023-08-18
-
H03M9/00
- 本发明实施例提供了芯片内部信号的串/并转换电路、方法及芯片,电路包括:并串转换器和串并转换器;并串转换器用于接收多路并行信号,基于配置信息,依次向串并转换器串行传输每路并行信号的数据比特和序号标识比特;配置信息包括:每路并行信号的数据位宽和标识位宽;串并转换器用于串行接收每路并行信号的数据比特和序号标识比特,针对每一路并行信号,基于该路并行信号的序号标识比特确定该路并行信号的传输序号,并通过该传输序号对应的输出端口并行输出该路并行信号的数据比特可通过灵活配置信息,提升信号串/并转换电路的通用性,多路并行信号可以复用串并转换器、并串转换器,从而节约硬件资源,有助于控制芯片面积。
- 芯片内部信号转换电路方法
- [发明专利]OFDMA信号传输装置及其方法-CN99800972.5有效
-
上杉充
-
松下电器产业株式会社
-
1999-05-28
-
2000-11-08
-
H04J11/00
- 一种用于OFDMA信号传输的传输装置,包括串行/并行转换器,用于将串行信号转换为并行信号;重新排列单元,用于以2的幂为间隔来重新排列转换过的并行信号,以分配副载波;1FFT单元,用于根据并行信号的数目,将多个数据逆付立叶变换为时间波形;并行/串行转换器,用于将转换过的并行信号转换为串行信号;D/A转换器/正交调制器,用于将转换过的串行信号转换为模拟信号,并且进一步将该模拟信号转换为高频信号,从而减少计算量和功耗
- ofdma信号传输装置及其方法
- [发明专利]多位宽数据串行转换装置-CN201010176289.4有效
-
李广;李运海
-
华为技术有限公司
-
2010-05-14
-
2010-09-08
-
H03M9/00
- 本发明提供一种多位宽数据串行转换装置,包括:数字逻辑模块,接收八的偶数倍并行数据或十的偶数倍并行数据,在串口速率选择信号、位宽选择信号和时钟信号的控制下,将八的偶数倍并行数据转换为十六位并行数据或将十的偶数倍并行数据转换为二十位并行数据;PLL模块,在串口速率选择信号和位宽选择信号的控制下,由参考时钟信号产生时钟信号,时钟信号包括采样时钟信号和同步时钟信号;第一串行转换模块,在采样时钟信号和同步时钟信号的控制下,将二十位并行数据转换为四位并行数据,或,将十六位并行数据转换为四位并行数据。该装置利用简单的逻辑门和触发器实现数据的串行转换,无需FIFO电路,结构简单。
- 多位宽数据串行转换装置
- [发明专利]一种电平转换电路及电平转换方法-CN202211644520.7在审
-
史亚军;张振浩;雷慧斌
-
上海海栎创科技股份有限公司
-
2022-12-21
-
2023-01-17
-
H03K19/0175
- 本发明揭示了一种电平转换电路及电平转换信号传输方法,包括:并行转串行模块、控制信号电平转换模块、时钟信号电平转换模块、复位信号电平转换模块、串行转并行模块以及电压模块;并行转串行模块接电压模块第一电压;电平转换模块均接电压模块中的第一电压、第二电压及第三电压,将低电压域信号转为高电压域信号;串行转并行模块连接第二电压和第三电压;第一电压小于第二电压,且第二电压小于第三电压;并行转串行模块接收信号,转为串行信号并输出;并行的时钟信号以及并行的复位信号分别传输至对应的电平转换模块;电平转换模块将高电压域的控制信号、时钟信号以及复位信号传输至串行转并行模块,将高电压域的控制信号转化为并行信号并输出。
- 一种电平转换电路方法
- [发明专利]并行-串行转换电路及使用了它的电子设备-CN200680001704.4有效
-
斋藤晋一
-
罗姆股份有限公司
-
2006-09-14
-
2008-01-02
-
H03M9/00
- 本发明提供一种能灵活地设定时钟频率和数据宽度的并行-串行转换电路。并行-串行转换电路(100)将时钟频率为f、m×n(m、n为自然数)位的并行数据转换成时钟频率为f×m×n、1位的串行数据。第1转换部(10)将m×n位的并行数据转换成时钟频率为f×n、m位的并行数据(Dp)。第2转换部(12)将从第1转换部(10)输出的时钟频率为f×n、m位的并行数据(Dp)转换成时钟频率为f×n×m、1位的串行数据(Dout)。时钟信号生成电路(20)对第1转换部(10)提供频率为f×n的时钟信号(CK1),对第2转换部(12)提供频率为f×n×m的时钟信号(CK2)。
- 并行串行转换电路使用电子设备
- [发明专利]半导体装置-CN200910132210.5无效
-
田代靖典
-
恩益禧电子股份有限公司
-
2009-04-28
-
2009-11-04
-
H03K19/003
- AD芯片包括:AD转换电路(12a、12b),生成并行数据;并串行转换电路(13a、13b),对由AD转换电路生成的并行数据进行分割并按时间方向排列;以及选择电路(14a、14b),从并串行转换电路的输出数据和将并行数据分割为能够在多个路径分别发送的分割数据中选择任一方而输出到逻辑芯片逻辑芯片包括:串并行转换电路(15a、15b),从按时间方向排列的数据复原原来的并行数据;和选择电路(16),选择合成分割数据而成的原来的并行数据和由串并行转换电路复原的原来的并行数据并输出到端子(18
- 半导体装置
|