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[发明专利]图案化方法-CN201810342025.8有效
发明人：庄于臻;李甫哲;郭明峰;王程钰;朱贤士;陈立强 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2018-04-17 - 公布日： 2021-07-20 - 主分类号： H01L21/027 文献下载
摘要：本发明公开一种图案化方法，其包括下列步骤，在基底上形成硬掩模层。在硬掩模层上形成多个芯线。在芯线上形成多个掩模图案。各掩模图案形成于多个芯线中的一个上。在硬掩模层上形成多个间隙壁，且各间隙壁形成于多个芯线中的一个的侧壁上以及形成于多个掩模图案中的一个的侧壁上。形成覆盖层覆盖硬掩模层、间隙壁以及掩模图案。进行平坦化制作工艺，用以移除掩模图案上以及间隙壁上的覆盖层并移除掩模图案。覆盖层的一部分于平坦化制作工艺之后保留于多个间隙壁之间。在平坦化制作工艺之后，移除芯线以及覆盖层。
图案方法

[发明专利]用于鲁棒金属化剖面的双层硬掩模-CN201410756796.3有效
发明人：潘兴强;谢静华;许宏辉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-12-10 - 公布日： 2020-05-08 - 主分类号： H01L21/027 文献下载
摘要：本发明提供了用于鲁棒金属化剖面的双层硬掩模。通过形成具有不同密度的两个或多个硬掩模的层形成鲁棒金属化剖面。多层金属硬掩模在例如50nm及以下的小部件尺寸工艺中尤其有用。下层具有较高密度。通过这种方式，由下层提供足够的工艺窗口并且同时，由上层提供圆形硬掩模剖面。
用于金属化剖面双层硬掩模

[发明专利]鳍式半导体器件的自对准栅极和/或源极/漏极接触结构及其形成方法-CN201680019283.1有效
发明人： S·S·宋;J·J·徐;K·雷姆;杨达;J·J·朱;包钧敬;N·N·莫朱梅德;V·麦考森;M·巴达洛格鲁;C·F·耶普 -专利权人：高通股份有限公司
申请日： 2016-02-03 - 公布日： 2020-06-12 - 主分类号： H01L29/417 文献下载
摘要：鳍式半导体器件还包括耦合到栅极结构的栅极硬掩模结构。栅极硬掩模结构包括第一材料。鳍式半导体器件还包括耦合到源极/漏极结构的源极/漏极硬掩模结构。源极/漏极硬掩模结构包括第二材料，其蚀刻选择性不同于第一材料。
半导体器件对准栅极接触结构及其形成方法

[发明专利]硬掩模及制造硬掩模的方法-CN201780066724.8在审
发明人：户岛宏至;古川真司 -专利权人：东京毅力科创株式会社
申请日： 2017-11-01 - 公布日： 2019-06-14 - 主分类号： H01L21/3065 文献下载
摘要：本发明的一个实施方式的硬掩模是在含硅膜上形成的等离子蚀刻用的硬掩模。该硬掩模包含钨和硅、且为非晶膜。硬掩模表面中的钨浓度与硅浓度之比可以处于以钨浓度35at.％与硅浓度65at.
硬掩模等离子蚀刻硬掩模表面非晶膜含硅膜制造

[发明专利]后栅工艺中假栅极制造方法-CN201210434600.X在审
发明人：李春龙;李俊峰;闫江;孟令款;贺晓彬;陈广璐;赵超 -专利权人：中国科学院微电子研究所
申请日： 2012-11-05 - 公布日： 2014-05-14 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种后栅工艺中假栅极制造方法，包括：在衬底上依次形成栅极介质层、第一假栅极层；在第一假栅极层上形成硬掩模层；在硬掩模层上形成第二假栅极层；在第二假栅极层上形成第一掩模图案；以第一掩模图案为掩模，刻蚀第二假栅极层形成第二假栅极图案；以第一掩模图案以及第二假栅极图案为掩模，刻蚀硬掩模层，形成第二掩模图案；以第二假栅极图案以及第二掩模图案为掩模，刻蚀第一假栅极层，形成第一假栅极图案。依照本发明的后栅工艺中假栅极制造方法，通过多次刻蚀修整多层假栅-硬掩模层叠结构，有效精确控制假栅极尺寸和剖面形貌，从而改善栅极线条粗糙度，有利于提高器件性能以及稳定性。
工艺栅极制造方法

[发明专利]使用双重图案化技术在副轴上形成CMOS栅极的方法-CN201410764481.3有效
发明人：格雷戈里·查尔斯·鲍德温;斯科特·威廉·耶森 -专利权人：德州仪器公司
申请日： 2014-12-11 - 公布日： 2019-07-19 - 主分类号： H01L21/28 文献下载
摘要：通过经由包含核心晶体管栅极及加大的I/O晶体管栅极的栅极图案光掩模暴露栅极蚀刻掩模层堆叠而形成含有核心晶体管及垂直于所述核心晶体管定向的I/O晶体管的集成电路。由所述栅极图案光掩模界定核心晶体管栅极长度。第一栅极硬掩模蚀刻过程移除经暴露区域中的所述栅极硬掩模层。所述过程继续经由栅极修整光掩模暴露栅极修整掩模层堆叠。由所述栅极修整光掩模界定I/O栅极长度。第二栅极硬掩模蚀刻过程移除经暴露区域中的所述栅极硬掩模层。栅极蚀刻操作移除由所述栅极硬掩模层暴露的多晶硅以形成所述核心晶体管及所述I/O晶体管的栅极。所述集成电路还可包含平行于所述核心晶体管定向的具有由所述栅极图案光掩模界定的栅极长度的I/O晶体管。
使用双重图案技术副轴上形成 cmos 栅极方法

[发明专利]用于制作具有栅的半导体器件的方法-CN200610083177.8有效
发明人：郑台愚;裵映宪 -专利权人：海力士半导体有限公司
申请日： 2006-06-07 - 公布日： 2007-01-10 - 主分类号： H01L21/28 文献下载
摘要：该方法包括：在衬底之上形成栅绝缘层；在栅绝缘层之上顺序地形成多晶硅层、硅化物层和硬掩模层；选择性地图案化硬掩模层；使用图案化的硬掩模层作为掩模蚀刻硅化物层，使得硅化物层具有负倾斜的横截面蚀刻轮廓；使用图案化的硬掩模层作为掩模蚀刻多晶硅层以形成栅
用于制作具有半导体器件方法

[发明专利]硬掩模组合物和使用所述硬掩模组合物形成图案的方法-CN201610028493.9有效
发明人：申铉振;金尚元;薛珉洙;朴晟准;赵连柱 -专利权人：三星电子株式会社
申请日： 2016-01-15 - 公布日： 2021-10-08 - 主分类号： G03F7/09 文献下载
摘要：本发明涉及硬掩模组合物和使用所述硬掩模组合物形成图案的方法。硬掩模组合物可包括具有在约5nm‑约100nm范围内的尺寸的石墨烯纳米颗粒和溶剂。
模组使用述硬掩形成图案方法

[发明专利]采用双硬掩模涂层制造CMOS图像传感器的方法-CN200980122090.9无效
发明人：白澐锡 -专利权人：科洛司科技有限公司
申请日： 2009-06-10 - 公布日： 2011-06-15 - 主分类号： H01L27/146 文献下载
摘要：本发明的目的是提供制造CMOS传感器的方法，该方法在于逻辑区域中确定硅化物的形成并于像素区域中利用离子注入的同时，不需要移除硬掩模的工艺，保持薄的硬掩模，便于在构建栅极图案时控制阈值宽度，并且能够改善栅极光致抗蚀剂图案的阈值宽度均匀性该制造CMOS图像传感器的方法包括：在其中已经限定有像素区域和逻辑区域的衬底的上部上构建导电栅极涂层；在所述导电栅极涂层上构建硬掩模涂层的步骤，以使得所述像素区域上的硬掩模涂层的厚度比所述逻辑区域上的所述硬掩模涂层的厚度大；在所述硬掩模涂层上构建抗反射有机涂层的步骤；在所述抗反射有机涂层上构建第一光致抗蚀剂图案的步骤；以所述第一光致抗蚀剂图案作为蚀刻阻挡蚀刻所述抗反射有机涂层和所述硬掩模涂层的步骤；以所述硬掩模涂层作为蚀刻阻挡蚀刻所述导电栅极涂层的步骤，以分别在所述像素区域和所述逻辑区域中构建栅极图案；移除保留在逻辑区域中的硬掩模涂层的步骤以及在所述逻辑区域中形成硅化物的步骤。
采用双硬掩模涂层制造 cmos 图像传感器方法

[发明专利]金属互连结构的刻蚀方法-CN202010679473.4在审
发明人：马莉娜;姚道州;肖培 -专利权人：华虹半导体（无锡）有限公司;上海华虹宏力半导体制造有限公司
申请日： 2020-07-15 - 公布日： 2020-09-22 - 主分类号： H01L21/768 文献下载
摘要：本申请公开了一种金属互连结构的刻蚀方法，包括：通过光刻工艺在第二硬掩模层的除目标区域以外的其它区域覆盖光阻，第二硬掩模层形成于第一硬掩模层上，第一硬掩模层形成于金属层上，金属层形成于介质层和形成于介质层中的金属连线上；对光阻进行修剪处理，使光阻被减薄；刻蚀去除目标区域的第二硬掩模层和第一硬掩模层，直至目标区域的金属层暴露；去除光阻。本申请通过在对金属互连结构的硬掩模层进行刻蚀之前，对光阻进行修剪处理，能够在后续的刻蚀的初始过程中降低了光阻的关键尺寸，同时能够减小光阻底部的尺寸，降低了光阻的侧壁的粗糙度，从而能够使后续的刻蚀后的结构具有较好的形貌
金属互连结构刻蚀方法

[发明专利]制造半导体器件的方法-CN200710307125.9无效
发明人：刘载善;吴相录 -专利权人：海力士半导体有限公司
申请日： 2007-12-27 - 公布日： 2008-07-02 - 主分类号： H01L21/84 文献下载
摘要：一种制造包含第一区域与第二区域的半导体器件的方法，其中在该第二区域中形成的蚀刻目标图案的图案密度小于在第一区域中形成的蚀刻目标图案的密度，该方法包括：提供含有该第一区域与该第二区域的衬底；在该衬底上形成蚀刻目标层；在该蚀刻目标层上形成硬掩模层；蚀刻该硬掩模层以分别在该第一区域与第二区域中形成第一硬掩模图案与第二硬掩模图案；减小在第二区域中形成的第二硬掩模图案的宽度；及使用该第一硬掩模图案与具有减小宽度的该第二硬掩模图案作为蚀刻阻挡，来蚀刻该蚀刻目标层
制造半导体器件方法

[发明专利]用于集成电路结构的多高度多宽度互连线金属化部-CN202011545573.4在审
发明人： H·J·允;K·L·林 -专利权人：英特尔公司
申请日： 2020-12-24 - 公布日： 2021-12-28 - 主分类号： H01L23/522 文献下载
摘要：可以在通孔金属化部上方的两个厚度的电介质材料之间插入硬掩模材料层。在沉积硬掩模材料层之后，可以穿过硬掩模层图案化沟槽开口，以限定线金属化部在哪里将具有更大高度。在硬掩模材料层上方沉积一定厚度的电介质材料之后，可以穿过最上方厚度的电介质材料蚀刻沟槽图案，在沟槽不和硬掩模材料层中的开口重合的任何地方暴露硬掩模材料层。在硬掩模材料层被暴露的地方，沟槽蚀刻可能被延迟，从而获得不同深度的沟槽。可以利用金属化部填充不同深度的沟槽，然后进行平面化。
用于集成电路结构高度宽度互连金属化

[发明专利]间距缩减的方法-CN201010539755.0有效
发明人：黄明杰;陈振平 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-11-02 - 公布日： 2012-02-08 - 主分类号： H01L21/033 文献下载
摘要：形成一硬掩模层于第二材料层上。形成一第一成像层于硬掩模层上。图案化第一成像层，以在硬掩模层上方形成数个第一特征。利用第一成像层做为一掩模，蚀刻硬掩模层，以在硬掩模层中形成第一特征。移除第一成像层，以暴露出被蚀刻的硬掩模层以及第二材料层的上表面的一部分。形成一第二成像层，且重复此工艺，借以使第一与第二特征以一间距交替，此间距实质上为原间距的一半。
间距缩减方法

[发明专利]半导体器件的制作方法-CN201410265472.X有效
发明人：周国耀 -专利权人：美光科技公司
申请日： 2014-06-13 - 公布日： 2018-06-01 - 主分类号： H01L21/027 文献下载
摘要：本发明公开了一种半导体器件的制作方法，利用单次曝光形成高密度图案，包含以下步骤：首先提供一基底，一硬掩模和一图案化光阻层覆盖基底，其中图案化光阻层包含至少四个第一孔洞，第一孔洞排列成两列两行，接着以图案化光阻层为掩模，移除部分的硬掩模以在硬掩模中形成至少四个第二孔洞，然后扩大各个第一孔洞，再以一填充材料填满各个扩大的第一孔洞以及填满各个第二孔洞，之后完全移除图案化光阻层并且曝露出部分的硬掩模，接续以填充材料为掩模，移除部分的硬掩模，以在硬掩模中形成至少四个第四孔洞，最后完全移除填充材料。
孔洞硬掩模图案化光阻层移除半导体器件填充材料基底掩模填充材料填满高密度图案单次曝光孔洞排列填满制作接续覆盖

[发明专利]制作半导体器件中的接触孔的方法-CN200910197944.1有效
发明人：朱磊;马德敬;朱娜;孙俊菊 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2009-10-30 - 公布日： 2011-05-11 - 主分类号： H01L21/768 文献下载
摘要：本发明公开了一种制作半导体器件中的接触孔的方法，所述方法包括下列步骤：在前端器件层上提供一介电层；在所述介电层上沉积一层多晶硅作为硬掩模层；在所述硬掩模层上旋涂第一底部抗反射涂层，然后涂敷带有图案的光刻胶层；以所述光刻胶层作为掩模，刻蚀所述第一底部抗反射涂层以及所述硬掩模层；去除所述光刻胶层以及第一底部抗反射涂层；以所述硬掩模层作为掩模，在所述介电层上刻蚀出接触孔；在所述接触孔中回填充第二底部抗反射涂层，回蚀所述第二底部抗反射涂层，使所述第二底部抗反射涂层的上表面与所述硬掩模层的下表面齐平或略高于后者；利用干法刻蚀去除所述硬掩模层；去除所述接触孔内部残留的第二底部抗反射涂层。
制作半导体器件中的接触方法