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农业化学；冶金建筑机械工程区域搜索

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B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]鳍式场效应晶体管的制作方法-CN201210552970.3有效
发明人：邓浩 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2012-12-18 - 公布日： 2014-06-18 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种鳍式场效应晶体管的制作方法，该方法首先在绝缘体上硅衬底上形成硬掩模层图形，在硬掩模层图形的两侧形成侧墙；然后以侧墙及硬掩模层图形为掩模对顶层硅进行刻蚀以形成倒T型鳍的初始结构；去除硬掩模层图形两侧的侧墙之后，以硬掩模层图形为掩模对未被硬掩模层图形覆盖住的倒T型鳍的初始结构进行刻蚀，以形成倒T型鳍，倒T型鳍由倒T型鳍上部及倒T型鳍下部构成，倒T型鳍上部位于倒T型鳍下部的正中央位置，从而提高了鳍式场效应晶体管的性能
场效应晶体管制作方法

[发明专利]反调STI形成-CN201210074766.5有效
发明人：张开泰;陈颐珊;陈欣志;柯志欣;万幸仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-03-20 - 公布日： 2013-05-22 - 主分类号： H01L21/762 文献下载
摘要：一种方法，包括：在衬底上方形成硬掩模，图案化硬掩模以形成第一多个沟槽，以及在第一多个沟槽内填充有介电材料以形成多个介电区域。从多个介电区域之间去除硬掩模，其中，通过去除硬掩模留下第二多个沟槽。
反调 sti 形成

[发明专利]具有抗反射性能的硬掩模组合物及用其图案化材料的方法-CN200780052470.0有效
发明人：金旼秀;鱼东善;吴昌一;尹敬皓;邢敬熙;李镇国;金钟涉;田桓承;南伊纳;纳塔利娅·托克列娃 -专利权人：第一毛织株式会社
申请日： 2007-12-31 - 公布日： 2010-02-03 - 主分类号： C08G61/12 文献下载
摘要：本发明提供了一种具有抗反射性能的硬掩模组合物。该硬掩模组合物适合于光刻，提供了良好的光学和机械性能，并且表现出高蚀刻选择性。此外，该硬掩模组合物可以容易地通过旋涂(spin-on)施加技术而施用。有利地，该硬掩模组合物可用于短波长光刻并具有最小的残留酸含量。
具有反射性能模组图案材料方法

[发明专利]刻蚀沟槽的方法-CN202010275676.7在审
发明人：崔锺武;金成基;李俊杰;周娜;李琳;王垚 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-04-09 - 公布日： 2020-08-25 - 主分类号： H01L21/308 文献下载
摘要：本申请涉及半导体技术领域，具体涉及一种刻蚀沟槽的方法，包括以下步骤：在半导体基体上形成模氧化层；在所述模氧化层上形成硬掩模层，所述硬掩模层的制备方法包括在硅源气体中添加掺杂气体沉积形成；所述掺杂气体选自硼源气体、碳源气体、氮源气体中的任一种或至少两种的组合；对所述硬掩模层进行构图；基于所述硬掩模层形成的图案对模氧化层进行刻蚀形成沟槽。本申请通过在在硅源气体中添加掺杂气体沉积形成硬掩模层，这样能让深宽比的电容器在模氧化层刻蚀时，减少硬掩模层膜厚的损失，使得模氧化层可以按照目标关键尺寸进行刻蚀，降低了模氧化层的刻蚀难度。
刻蚀沟槽方法

[发明专利]形成集成电路结构的方法以及集成电路-CN201911005905.7在审
发明人：黄麟淯;游力蓁;王圣璁;游家权;张家豪;林天禄;林佑明;王志豪 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-10-22 - 公布日： 2020-05-01 - 主分类号： H01L21/8234 文献下载
摘要：根据本申请的实施例，提供了形成集成电路结构的方法，包括在晶体管的源极/漏极区域上方形成电连接至源极/漏极区域的第一源极/漏极接触插塞，形成与栅极堆叠件重叠的第一介电硬掩模，使第一源极/漏极接触插塞凹进以形成第一凹槽，在第一凹槽中形成第二介电硬掩模，使层间介电层凹进以形成第二凹槽，以及在第二凹槽中形成第三介电硬掩模。第三介电硬掩模接触第一介电硬掩模和第二介电硬掩模。本申请的实施例还提供了其他形成集成电路结构的方法以及集成电路结构。
形成集成电路结构方法以及

[发明专利]一种半导体器件的制备方法-CN202011643609.2在审
发明人：金一球;杨涛;张月;胡艳鹏 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-31 - 公布日： 2022-07-01 - 主分类号： H01L21/02 文献下载
摘要：本发明公开一种半导体器件的制备方法，涉及半导体器件制备技术领域，以解决由于图案化的硬掩模的纵横比较大，在湿法清洗工艺中会发生塌陷或者倾斜的现象。半导体器件的制备方法包括：提供衬底。该衬底包括图案化的硬掩模层，图案化的硬掩模层包括多晶硅层或非晶硅层。使用第一工艺气体对图案化的硬掩模层进行等离子体处理，使得多晶硅层或非晶硅层的亲水性降低。对进行等离子体处理的图案化的硬掩模层进行湿法清洗，去除图案化的硬掩模层在图案化过程中形成的残留物。本发明提供的半导体器件的制备方法用于半导体器件。
一种半导体器件制备方法

[发明专利]具有气隙结构的半导体器件及其制造方法-CN201410371298.7有效
发明人：丁致远;谢志宏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-07-31 - 公布日： 2019-05-24 - 主分类号： H01L21/768 文献下载
摘要：在衬底上形成第一硬掩模层和下面的第二硬掩模层。第二硬掩模层对等离子体蚀刻工艺的蚀刻选择性高于第一硬掩模层对等离子体蚀刻工艺的蚀刻选择性。第二硬掩模层可以在形成掩蔽元件期间保护介电层。该方法还包括：实施等离子体蚀刻工艺，以在介电层中形成沟槽，该蚀刻工艺还可以去除第一硬掩模层。然后，在沟槽的上方形成盖顶，以形成邻近导电部件的气隙结构。本发明还提供了一种形成半导体器件的方法。
有气结构半导体器件及其制造方法

[发明专利]增强光刻对准的系统和方法-CN200710085512.2无效
发明人： S·拉尔巴哈多尔辛;S·马沙 -专利权人： ASML荷兰有限公司
申请日： 2007-03-07 - 公布日： 2007-09-12 - 主分类号： G03F9/00 文献下载
摘要：在另一个步骤中，硬掩模涂层被施加到包括对准标记的基底上。优选地，硬掩模材料是无定形碳材料。在另一步骤中，位于下对准标记结构之上的硬掩模的选定部分被曝光一定量的辐射。在本发明的一方面中，接受辐射量的硬掩模涂层的表面区域相对于硬掩模表面的其他区域变得升高了。对于那些与下对准标记沟槽相对准的硬掩模的选定区域，升高的区域用作保持下对准标记的原始水平位置的对准标记。
增强光刻对准系统方法

[发明专利]降低线条粗糙度的光刻方法-CN201210395430.9在审
发明人：孟令款;贺晓彬;李春龙 -专利权人：中国科学院微电子研究所
申请日： 2012-10-17 - 公布日： 2014-05-07 - 主分类号： G03F7/20 文献下载
摘要：本发明公开了一种降低线条粗糙度的光刻方法，包括：在衬底上形成结构材料层和硬掩模层；在硬掩模层上形成电子束光刻胶，执行电子束过曝光形成电子束光刻胶图形，其中增大曝光剂量以改善粗糙度；以电子束光刻胶图形为掩模，刻蚀形成硬掩模图形；以硬掩模图形为掩模，刻蚀结构材料层，形成所需要的精细线条。依照本发明的方法，采用材质不同的多层硬掩模层并且合理调整光刻条件，防止了电子束光刻胶侧壁粗糙度传递到下层的结构材料层，有效降低了线条的粗糙度，提高了工艺的稳定性，降低了器件性能的波动。
降低线条粗糙光刻方法

[发明专利]形成半导体器件的方法-CN202011372171.9在审
发明人：赖启胜;孙维中;陈立庭;高魁佑;林志翰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-11-30 - 公布日： 2021-09-10 - 主分类号： H01L21/8234 文献下载
摘要：一种示例方法包括：提供工件，该工件具有衬底和通过隔离部件彼此间隔开的半导体鳍；在工件上方沉积栅极材料层；在栅极材料层上方形成图案化的硬掩模，该图案化的硬掩模包括不同间距的细长部件；实施第一蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模，穿过栅极材料层以形成沟槽；实施第二蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模，以使沟槽延伸至隔离部件的顶面；以及实施第三蚀刻工艺，使用图案化的硬掩模，以使沟槽延伸至隔离部件中。
形成半导体器件方法

[发明专利]半导体结构的制造方法-CN201911093280.4在审
发明人：陈骏盛 -专利权人：力晶积成电子制造股份有限公司
申请日： 2019-11-11 - 公布日： 2021-04-16 - 主分类号： H01L21/762 文献下载
摘要：在基底上形成图案化硬掩模层。图案化硬掩模层的上视形状为网状。以图案化硬掩模层作为掩模，移除部分基底，而形成多个沟槽与位于多个沟槽之间的突出部，且使得基底包括基部与突出于基部的突出部。在SOI区的图案化硬掩模层的侧壁上与SOI区的突出部的侧壁上形成间隙壁。在SOI区中，以图案化硬掩模层与间隙壁作为掩模，对沟槽所暴露出的基底进行热氧化制作工艺，而在SOI区的基底中形成贯穿氧化物层。
半导体结构制造方法

[发明专利]形成用于半导体装置的薄膜图案的方法和用于所述方法的设备-CN200810171244.0有效
发明人：金熙大;权捧秀;李学宙;李来応;孙宗源 -专利权人：周星工程股份有限公司
申请日： 2008-10-27 - 公布日： 2009-11-18 - 主分类号： H01L21/00 文献下载
摘要：在所述薄膜上形成包括第一和第二碳层的非晶碳层，其中通过旋涂方法利等离子体增强型化学气相沉积(PECVD)方法中的一者来形成所述第一碳层且通过物理气相沉积(PVD)方法来形成所述第二碳层；在所述非晶碳层上形成硬掩模层；在所述硬掩模层上形成PR图案；通过使用所述PR图案作为蚀刻掩模蚀刻所述硬掩模层来形成硬掩模图案；通过使用所述硬掩模图案作为蚀刻掩模蚀刻所述非晶碳层来形成包括第一和第二碳图案的非晶碳图案；以及通过使用所述非晶碳图案蚀刻所述薄膜来形成薄膜图案
形成用于半导体装置薄膜图案方法设备

[发明专利]上部不变宽的高纵横比蚀刻-CN201510735478.3有效
发明人：周仲彥;蔡嘉雄;曾李全;李汝谅 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-11-02 - 公布日： 2019-09-13 - 主分类号： H01L29/06 文献下载
摘要：提供了一种具有布置在半导体衬底上方的硬掩模层的半导体衬底。对硬掩模层实施第一蚀刻以形成暴露半导体衬底的硬掩模开口。硬掩模开口具有底部宽度。穿过硬掩模开口，对半导体衬底实施第二蚀刻，以形成具有顶部宽度的衬底开口，顶部宽度约等于硬掩模开口的底部宽度。形成内衬于衬底开口的侧壁的保护层。穿过硬掩模开口，对半导体衬底实施第三蚀刻，以增加衬底开口的高度。在第三蚀刻期间，衬底开口的顶部宽度基本保持不变。也提供了具有高纵横比开口的半导体结构。本发明实施例涉及上部不变宽的高纵横比蚀刻。
上部变宽纵横蚀刻

[发明专利]用于形成半导体器件的细微图案的方法-CN200710000591.2无效
发明人：郑载昌 -专利权人：海力士半导体有限公司
申请日： 2007-01-12 - 公布日： 2007-11-14 - 主分类号： H01L21/00 文献下载
摘要：本发明公开一种用于形成半导体器件的细微图案的方法，所述方法包括：在底层上形成硬掩模图案。在所述硬掩模图案上形成第一有机膜。在所述第一有机膜上形成第二有机膜。平面化所述第二有机膜直到所述第一有机膜露出。蚀刻所述第一有机膜和所述第二有机膜以形成有机掩模图案，所述有机掩模图案包括所述第一有机膜和所述第二有机膜。每个有机掩模图案形成于相邻的所述硬掩模图案之间。使用所述硬掩模图案和所述有机掩模图案作为蚀刻掩模蚀刻所述底层以形成底层图案。
用于形成半导体器件细微图案方法

[发明专利]在半导体器件中形成细微图案的方法-CN200710306333.7无效
发明人：赵诚允;李昌九 -专利权人：海力士半导体有限公司
申请日： 2007-12-28 - 公布日： 2008-09-24 - 主分类号： H01L21/00 文献下载
摘要：一种在半导体器件中形成细微图案的方法，包括：在蚀刻目标层上形成第一硬掩模层；在该第一硬掩模层上形成具有负斜面的第一蚀刻掩模图案，从而形成所得结构；在该所得结构上形成用于第二蚀刻掩模的第一材料层；进行平坦化工艺直到暴露该第一蚀刻掩模图案，以形成填充在间隔物之间的空间的第二蚀刻掩模图案；除去该间隔物；和使用该第一蚀刻掩模图案和该第二蚀刻掩模图案，蚀刻该第一硬掩模层和该蚀刻目标层。
半导体器件形成细微图案方法

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