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[发明专利]半导体装置与其制造方法-CN202210093881.0在审
发明人：郑闵中 -专利权人：南亚科技股份有限公司
申请日： 2022-01-26 - 公布日： 2023-06-06 - 主分类号： H01L21/768 文献下载
摘要：一种半导体装置包含第一介电层、第一导电结构、第二导电结构、第一通孔件、第二通孔件、聚合物衬垫层与第二介电层。第一导电结构位于第一介电层中。第二导电结构位于第一介电层中并与第一导电结构分开。第一通孔件位于第一导电结构上。第二通孔件位于第二导电结构上。聚合物衬垫层侧向包围第二通孔件。以及，第二介电层侧向包围第一通孔件与聚合物衬垫层，其中第二介电层接触第一通孔件且借由聚合物衬垫层而与第二通孔件分开。在本发明中，聚合物衬垫层可用于调整通孔件开口大小，以在同一个工艺中形成不同尺寸的通孔件。
半导体装置与其制造方法

[发明专利]封装件及其形成方法-CN202011247925.8在审
发明人：余振华;叶松峯;陈明发;陈宪伟 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-12-06 - 公布日： 2021-03-16 - 主分类号： H01L21/56 文献下载
摘要：本申请的实施例提供了一种形成封装件的方法，包括：形成多个介电层；在多个介电层中形成多个再分布线；在多个介电层中形成堆叠通孔，其中，堆叠通孔形成贯穿多个介电层的连续的电连接件；在堆叠通孔和多个介电层上方形成介电层；在介电层中形成多个接合焊盘；以及通过混合接合将器件管芯接合至介电层和多个接合焊盘的第一部分。
封装及其形成方法

[发明专利]封装件及其形成方法-CN201711279542.7有效
发明人：余振华;叶松峯;陈明发;陈宪伟 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-12-06 - 公布日： 2020-11-27 - 主分类号： H01L21/56 文献下载
摘要：本申请的实施例提供了一种形成封装件的方法，包括：形成多个介电层；在多个介电层中形成多个再分布线；在多个介电层中形成堆叠通孔，其中，堆叠通孔形成贯穿多个介电层的连续的电连接件；在堆叠通孔和多个介电层上方形成介电层；在介电层中形成多个接合焊盘；以及通过混合接合将器件管芯接合至介电层和多个接合焊盘的第一部分。
封装及其形成方法

[发明专利]形成具有减少侧壁渐缩的互连特征-CN201610873993.2有效
发明人： F·W·莫恩特;S·西迪基;D·M·特里克特;B·C·佩埃萨拉 -专利权人：格罗方德半导体公司;国际商业机器公司
申请日： 2016-09-30 - 公布日： 2019-04-09 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及形成具有减少侧壁渐缩的互连特征，包括形成一材料迭层的方法，其包括具有导电特征位于其中的第一介电层，以及位于该第一介电层上方的第二介电层。在该第二介电层上方形成包括多个间隔开的掩模组件的蚀刻掩模。该掩模组件定义至少一个露出该第二介电层的第一通孔开口。在蚀刻掩模上方形成图案化层。在图案化层中形成第二通孔开口以露出在该蚀刻掩模中的该第一通孔开口。经由该第二通孔开口蚀刻该第二介电层，以定义露出该导电特征的该第二介电层中的第三通孔开口。移除该图案化层及该蚀刻掩模。在该第三通孔开口中形成接触该导电特征的导电通孔。
形成具有减少侧壁互连特征

[发明专利]半导体结构与其制备方法-CN202110437630.5在审
发明人：施信益 -专利权人：南亚科技股份有限公司
申请日： 2021-04-22 - 公布日： 2021-10-26 - 主分类号： H01L23/532 文献下载
摘要：本公开提供一种半导体结构以及该半导体结构的制备方法，该半导体结构具有一有机介电层，该有机介电层设置在一接合垫下，并经配置以释放应力。该半导体结构具有一基底、一第一介电层、一第二介电层、一导电通孔、一第三介电层以及一接合垫；该基底具有一第一表面以及一第二表面，该第二表面相对该第一表面设置；该第一介电层设置在该基底的该第一表面上；该第二介电层设置在该基底的该第二表面上；该导电通孔延伸经过该基底，并部分经过该第一介电层与该第二介电层；该第三介电层设置在该第二介电层内，并围绕该导电通孔的一部分；该接合垫设置在该第三介电层与该导电通孔上；其中该第三介电层的一介电常数大致不同于该第二介电层的一介电常数
半导体结构与其制备方法

[发明专利]用于互连工艺的半导体结构及其制造方法-CN201010110556.8有效
发明人：孙武;李若园 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2010-02-09 - 公布日： 2011-08-10 - 主分类号： H01L23/522 文献下载
摘要：本发明公开了一种用于互连工艺中的半导体器件，包括：前端器件层；在前端器件层上形成的通孔停止层；在通孔停止层上形成的第一低k值介电层；在第一低k值介电层上形成的超低k值介电层；在超低k值介电层上形成的第二低k值介电层，其中第二低k值介电层和超低k值介电层对于等离子体刻蚀具有不同的蚀刻速率；在第二低k值介电层形成的钝化层；透过钝化层、第二低k值介电层、超低k值介电层和第一低k值介电层蚀刻至通孔停止层的通孔；以及透过钝化层、第二低k值介电层蚀刻至超低k值介电层的沟槽。本发明的半导体器件能产生均匀的薄层电阻Rs，并使得介电层保持为低k值，具有改进的电学特性。
用于互连工艺半导体结构及其制造方法

[发明专利]全部在一整合蚀刻中的金属硬掩模-CN201280072908.2有效
发明人：程宇;黄举文;裴慧远;刘建刚;崔英辰;王亮 -专利权人：朗姆研究公司
申请日： 2012-05-02 - 公布日： 2016-10-26 - 主分类号： C23F1/02 文献下载
摘要：本发明提供了一种用于在介电层中形成半导体触头的方法。部分通孔通过通孔掩模被蚀刻到介电层中。沟槽通过沟槽掩模被蚀刻到介电层中，其中蚀刻沟槽完成并过蚀刻通孔以拓宽通孔的底部。沟槽或通孔的顶部被整圆。
全部整合蚀刻中的金属硬掩模

[发明专利]静电吸盘-CN201911012188.0在审
发明人：裵敏镐;权赫巨世;尹泰镐 -专利权人：三星显示有限公司
申请日： 2019-10-23 - 公布日： 2020-05-01 - 主分类号： H01L21/683 文献下载
摘要：静电吸盘包括基底、位于基底上的垫层、位于垫层上的电极层以及位于电极层上的介电层，基底、垫层、电极层和介电层具有通孔。通孔各自具有矩形形状，并且介电层的每个拐角区域具有一对通孔，且一对通孔的中央轴线分别与介电层的位于相应的拐角区域处的两个邻边交叉。
静电吸盘

[发明专利]MTJ存储器器件及其形成方法和形成存储器器件的方法-CN202110594773.7在审
发明人：尹煜峰;彭泰彦;张安胜;蔡瀚霆;傅强;林仲德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-05-28 - 公布日： 2021-09-10 - 主分类号： H01L27/22 文献下载
摘要：在金属蚀刻掩模部分上方沉积至少一个介电蚀刻停止层，并且在至少一个介电蚀刻停止层上方沉积通孔级介电层。可以穿过通孔级介电层蚀刻通孔腔，并且至少一个介电蚀刻停止层的顶面物理暴露。可以通过去除至少一个介电蚀刻停止层和金属蚀刻掩模部分的部分来垂直延伸通孔腔。直接在顶部电极的位于通孔腔中的顶面上形成接触通孔结构，以提供至顶部电极的低电阻接触件。
mtj 存储器器件及其形成方法

[发明专利]可编程通孔器件及其制造方法和集成逻辑电路-CN200810144109.7有效
发明人：陈冠能;L·克鲁辛－艾保姆;丹尼斯·M·纽恩斯;萨姆帕斯·普鲁肖萨曼 -专利权人：国际商业机器公司
申请日： 2008-07-29 - 公布日： 2009-02-04 - 主分类号： H01L23/525 文献下载
摘要：提供可编程通孔器件及其制造方法和集成逻辑电路。在一个方面中，提供一种可编程通孔器件。该可编程通孔器件包括：第一介电层；加热器，在第一介电层上；气隙，将加热器的至少一部分与第一介电层分开；隔离层，在第一介电层上，覆盖加热器的至少一部分；覆盖层，在隔离层的与第一介电层相对侧上；至少一个可编程通孔，延伸穿过覆盖层和隔离层的至少一部分，并与加热器接触，可编程通孔包括至少一种相变材料；导电覆盖，在可编程通孔上；第二介电层，在覆盖层与隔离层相对侧上；第一导电通孔和第二导电通孔，每一个都延伸穿过第二介电层、覆盖层和隔离层的至少一部分，并与加热器接触；和第三导电通孔，延伸穿过第二介电层，并与导电覆盖接触。
可编程器件及其制造方法集成逻辑电路

[发明专利]穿过介电通孔的互连件-CN201380071827.5有效
发明人： K·杜利;R·麦夸德;L·基弗斯;D·菲茨佩崔克;L·拜尔恩 -专利权人：惠普发展公司;有限责任合伙企业
申请日： 2013-01-29 - 公布日： 2018-08-17 - 主分类号： H01L21/28 文献下载
摘要：一种介电层，包括回流通孔。回流通孔由介电层的回流形成。互连件穿过回流通孔接触。
穿过介电通孔互连

[发明专利]形成熔通借孔结构的方法-CN03121651.X有效
发明人：谢聪敏 -专利权人：联华电子股份有限公司
申请日： 2003-03-13 - 公布日： 2004-01-21 - 主分类号： H01L23/52 文献下载
摘要：一种形成熔通借孔结构的方法，包括：提供一底材；形成第一介电层在底材上及形成具有介层洞图案的光阻层在第一介电层上方；蚀刻光阻层使在第一介电层内形成介层洞开口；将一导体层沉积填满介层洞并研磨平坦化导体层以形成位于第一导线正上方的导体栓塞；形成一缓冲层在第一介电层及导体栓塞的上方；研磨移除缓冲层，使部份的导体栓塞暴露；将第一电极形成在导体栓塞及缓冲层上方；将第二介电层形成于第一电极上方，在第二介电层上形成熔通借孔开口；形成第三介电层在熔通借孔开口后，沉积在部份的第二介电层上方及熔通借孔开口的侧壁上；形成第二电极在第三介电层上方并同时填满熔通借孔开口；再沉积第二导线在第二电极上方。
形成熔通借孔结构方法

[发明专利]具有高深宽比的通孔的电子器件及其形成方法、电子设备-CN202180086462.8在审
发明人：范鲁明;焦慧芳;李檀;应成伟;王敬元璋 -专利权人：华为技术有限公司
申请日： 2021-02-09 - 公布日： 2023-09-05 - 主分类号： H10B12/00 文献下载
摘要：本申请实施例提供一种具有高深宽比的通孔的电子器件及其形成方法、电子设备，涉及电子器件技术领域，用于提供一种形成具有高深宽比的通孔的方法。该电子器件的形成方法包括：在具有第一晶体管的衬底上堆叠第一介电层；在第一介电层内开设贯通至第一晶体管的第一段通孔；在第一段通孔内的至少靠近第一段通孔的孔口的位置处填充材料，以使填充的材料形成将第一段通孔的孔口堵住的临时填充层；在第一介电层上堆叠第二介电层，该第二介电层可以与第一介电层的材料相同；在第二介电层内开设与第一段通孔相连通的第二段通孔，这里的相连通的第一段通孔和第二段通孔可以是容纳电容器的通孔，且上述的每一次开孔可以采用低深宽比的开孔工艺
具有高深电子器件及其形成方法电子设备

[发明专利]天线结构及电子装置-CN202310064587.1在审
发明人：简瑞志;李勇廷;陈孟廉;谢智森 -专利权人：环鸿电子(昆山)有限公司
申请日： 2023-01-16 - 公布日： 2023-06-27 - 主分类号： H01Q5/50 文献下载
摘要：一种天线结构，包含导电单元及介电单元，导电单元设置于介电单元的表面并包含信号馈入点、接地馈入点、第一辐射部、第二辐射部、信号通孔及接地通孔。第一辐射部电性连接信号馈入点并具有第一操作频率。信号通孔穿过介电单元，信号通孔的一端电性连接信号馈入点，信号通孔的另一端电性连接第二辐射部。接地通孔穿过介电单元，接地通孔的一端电性连接接地馈入点，接地通孔的另一端电性连接第二辐射部。
天线结构电子装置

[发明专利]半导体器件及形成方法-CN201910435349.0在审
发明人：刘冲;曹秀 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-05-23 - 公布日： 2019-08-13 - 主分类号： H01L23/538 文献下载
摘要：本发明提供了一种半导体器件及形成方法，所述半导体器件包括：半导体基底、介电质层以及导电插塞；所述介电质层位于所述半导体基底上，所述介电质层包括掺杂物，沿远离所述半导体基底表面的方向，所述掺杂物在所述介电质层中的总掺杂浓度逐渐降低，所述介电质层中形成有暴露所述导电结构的通孔，所述导电插塞填充所述通孔。本发明提供的半导体器件中介电质层中掺杂物的总掺杂浓度沿远离所述半导体基底的方向逐渐降低，由于掺杂浓度较大的介电质层更容易被刻蚀去除，从而在刻蚀介电质层形成通孔时，随着刻蚀深度增加，刻蚀速率不会明显降低，从而可以改善通孔的底部形貌，形成符合要求的通孔，进而改善半导体器件性能。
介电质层通孔半导体器件半导体基底掺杂物刻蚀掺杂导电插塞逐渐降低半导体基底表面半导体器件性能形貌导电结构刻蚀介电电质层质层去除填充暴露中介