[发明专利]微处理器和动态随机存取存储器在同一芯片的半导体器件无效
| 申请号： | 99125405.8 | 申请日： | 1999-12-06 |
| 公开（公告）号： | CN1256496A | 公开（公告）日： | 2000-06-14 |
| 发明（设计）人： | 杉林直彦 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | G11C11/34 | 分类号： | G11C11/34;H01L27/108 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 穆德骏,方挺 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种半导体器件,包括MPU(微处理器)部分(40)、DRAM部分(70)、多个地址寄存器(75)和多个地址延迟补偿单元(77)。MPU部分(40)输出时钟信号(52)和地址信号(55)。DRAM部分(70)输入时钟信号(52)和地址信号(55)。根据时钟信号(52),各地址寄存器(75)锁存地址信号(55)。在多个地址寄存器(75)的前级配置地址延迟补偿单元(77),补偿地址信号传送延迟时间,使地址信号传送延迟时间在预定范围内。 | ||
| 搜索关键词： | 微处理器 动态 随机存取存储器 同一 芯片 半导体器件 | ||
【主权项】：
1.一种半导体器件，包括：设置在芯片(201)上的微处理器部分(40)，它输出时钟信号(52)和多个地址信号(55)；多个动态随机存取存储器部分(70)，其中所述多个动态随机存取存储器部分(70)中的每一个都设置在所述芯片(201)上，并且输入所述时钟信号(52)和所述多个地址信号(55)中的一个地址信号；设置在所述多个动态随机存取存储器部分(70)的每一个中的多个地址寄存器(75)，其中根据所述时钟信号(52)，所述多个地址寄存器(75)的每一个锁定所述多个地址信号(55)中的所述一个地址信号；和多个地址延迟补偿单元(77)，其中所述多个地址延迟补偿单元(77)的每一个配置在所述多个地址寄存器(75)的前级，以补偿地址信号传送延迟时间，使所述地址信号传送延迟时间在预定范围内，所述地址信号传送延迟时间指在所述微处理器部分(40)输出所述地址信号(55)之后并且在所述各地址寄存器(75)输入所述地址信号(57)之前所经过的时间。
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- 一种半导体装置包括：第一处理器，其被配置为基于第一时钟信号处理第一代码；以及第二处理器，其由第一处理器控制，电联接到存储器，并且被配置为基于第一时钟信号和第二时钟信号处理第二代码，其中第二时钟信号比第一时钟信号具有更短的周期。
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- 克里斯堤涅·松特;维贾伊·拉加万;I·C·格莱汀娜里;加里·彼得·莫斯卡鲁克;罗杰·J·贝特曼;维尼特·阿格拉瓦;塞缪尔·莱什纳 - 赛普拉斯半导体公司
- 2016-08-19 - 2019-02-05 - G11C11/34
- 公开了用于在待机操作状态下驱动非易失性存储器设备的系统和方法。待机检测电路检测非易失性存储器系统是否处于待机状态。响应于确定非易失性存储器系统处于待机状态，偏置控制电路向处于待机模式的非易失性存储器系统的驱动器提供偏置电流。
- 专利分类
