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[发明专利]保护电路-CN202310380986.9在审
发明人：张浩 -专利权人： 成都维德青云电子有限公司
申请日： 2023-04-11 - 公布日： 2023-09-29 - 主分类号： H02H9/04 文献下载
摘要：本发明提供了一种保护电路，包括第一响应支路和第二响应支路用于响应电源的电压变化并输出电压，且第二响应支路的响应速度比第一响应支路的响应速度快，两条响应支路，且响应速度不同，响应速度较快的第二响应支路应对电源电压上产生的高脉冲攻击电压上升沿较陡的情况，而响应速度较慢的第一响应支路应对电源电压上产生的高脉冲攻击电压上升沿较缓慢的情况，通过逻辑运算单元对第一响应支路的输出电压和第二响应支路的输出电压进行或逻辑运算，以输出电压驱动泄放单元，泄放单元根据或逻辑运算单元的输出电压泄放电源电压，使得电源电压在产生高脉冲攻击电压上升沿较缓慢和较快两种情况下都能得到电压泄放，避免了器件损坏。
保护电路

[发明专利]模拟插相器和锁相环-CN202310465768.5在审
发明人：陈阔;胡远冰 -专利权人： 成都维德青云电子有限公司
申请日： 2023-04-26 - 公布日： 2023-07-28 - 主分类号： H03L7/08 文献下载
摘要：本发明提供了一种模拟插相器，包括模拟插相器主体单元和复位单元，所述模拟插相器主体单元用于接收输入信号，并输出相位信号，所述复位单元与所述模拟插相器主体单元连接，用于根据所述输入信号和所述相位信号对所述模拟插相器主体单元进行复位，使所述复位单元收到所述相位信号的影响，进而使所述复位单元提前进行复位，提高复位时长，使所述模拟插相器主体单元复位的更加彻底，提高了所述模拟插相器的线性度。本发明还提供了一种锁相环。
模拟插相器锁相环

[发明专利]输入输出接口电路-CN202310320497.4在审
发明人：张浩;宋飞 -专利权人： 成都维德青云电子有限公司
申请日： 2023-03-29 - 公布日： 2023-07-25 - 主分类号： H03K19/0185 文献下载
摘要：本发明提供了一种输入输出接口电路，包括驱动单元和静电泄放单元，所述驱动单元包括输出驱动模块，所述输出驱动模块包括堆叠设置的第一PMOS管和第二PMOS管，所述静电泄放单元包括第一静电泄放模块，所述第一静电泄放模块连接于所述第一PMOS管的漏极和地之间，极大的提高了电源电压和输入输出端口之间静电攻击时的触发电压，进而使得电源电压和输入输出端口之间有静电攻击时，静电通过第一静电泄放模块泄放掉，提高了电路的静电防护能力，并且在电源电压未上电时，输入输出端口被外部高速信号驱动时，驱动单元和静电泄放单元不会产生额外的漏电流，可以保证输入输出端口驱动信号的完整性。
输入输出接口电路

[发明专利]基于FPGA的多通道DDR读写仲裁装置-CN202211722377.9在审
发明人：万权 -专利权人： 成都维德青云电子有限公司;上海安路信息科技股份有限公司
申请日： 2022-12-30 - 公布日： 2023-06-06 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种基于FPGA的多通道DDR读写仲裁装置，包括：采集模块，用于多通道接收第一数据，并存储至所述fifo写入模块，生成与第一数据对应的写命令协议数据，将该数据发送至仲裁模块；激励源模块，用于根据预设的显示格式，生成读命令协议数据并将该数据发送至仲裁模块；仲裁模块，用于按照先到先存的方式存储写命令协议数据或读命令协议数据；以及用于根据写命令协议数据，将第一数据写入至DDR中，并根据读命令协议数据，从DDR中读取第二数据，并将第二数据存入至fifo读取模块。采用本发明实施例，在读写DDR时避免了由于输入数据宽度的不确定性，造成需要更多的逻辑资源对通道剩余空间进行计算，提高了读写效率。
基于 fpga 通道 ddr 读写仲裁装置

[发明专利]波形处理方法及系统-CN202211607514.4在审
发明人：赵潇;吴文强 -专利权人： 成都维德青云电子有限公司;上海安路信息科技股份有限公司
申请日： 2022-12-14 - 公布日： 2023-04-28 - 主分类号： G06F1/035 文献下载
摘要：本发明提供了一种波形处理方法，包括压缩步骤和还原步骤，所述压缩步骤包括：计算原始波形与第一三角波形的残差集合；将所述残差集合存储到存储单元，以形成波形查找表；所述还原步骤包括：根据地址从所述波形查找表中获取所述残差集合；还原所述残差集合，以得到还原波形。计算原始波形与第一三角波形的残差集合，将所述残差集合存储到存储单元，以形成波形查找表，存储数据为残差集合，减小了单个数据的大小，进而减少了存储数据的宽度，节约了硬件资源。本发明还提供了一种波形处理系统。
波形处理方法系统

[发明专利]基于FPGA的异步采样方法、装置、存储介质以及系统-CN202211708774.0在审
发明人：毕振华;吴林涛;唐博 -专利权人： 成都维德青云电子有限公司;上海安路信息科技股份有限公司
申请日： 2022-12-29 - 公布日： 2023-04-21 - 主分类号： G06F13/38 文献下载
摘要：本发明公开了一种基于FPGA的异步采样方法、装置、存储介质以及系统。通过将真实数据与监控数据连续进行比较获得采样时钟沿相对于真实数据位的相位位置，并实时将数据位中时钟沿的位置调整到最佳采样位置，该异步采样方法、装置、存储介质以及系统提升了时序性能，降低了时序收敛压力。
基于 fpga 异步采样方法装置存储介质以及系统

[发明专利]移位寄存器的地址分配方法及系统-CN202211607541.1在审
发明人：余伟 -专利权人： 成都维德青云电子有限公司;上海安路信息科技股份有限公司
申请日： 2022-12-14 - 公布日： 2023-03-17 - 主分类号： G06F12/02 文献下载
摘要：本发明提供了一种移位寄存器的地址分配方法，包括获取待分配地址的移位寄存器的数量，根据目标深度和所述移位寄存器的数量获取待分配深度；确定起始地址位，以所述起始地址位作为当前地址位；根据所述当前地址位和所述待分配深度对具有所述当前地址位的移位寄存器的当前地址位分配地址；根据所述当前地址位和所述待分配深度获取新的待分配深度，结合更换当前地址位，直至所有所述移位寄存器的所有地址位的地址分配完毕，能够调整各个地址的最大值或最小值，进而减小FPGA中的布局布线压力。本发明还提供了一种移位寄存器的地址分配系统。
移位寄存器地址分配方法系统

[发明专利]一种基于FPGA的DDR连续存储电路及其实现方法-CN202211249228.5在审
发明人：万权 -专利权人： 成都维德青云电子有限公司;上海安路信息科技股份有限公司
申请日： 2022-10-12 - 公布日： 2023-01-06 - 主分类号： G11C11/34 文献下载
摘要：本申请涉及集成电路领域，公开了一种基于FPGA的DDR连续存储电路及其实现方法，即使内存控制器在处理高速数据的过程中产生了中断信号，也可以实现数据连续写入功能并且不丢失数据。该电路包括采样缓存模块、数据切换模块、第一寄存器、第二寄存器、数据处理模块、地址切换模块和内存控制器。内存控制器发出中断信号时：地址切换模块控制采样缓存模块输出数据到数据切换模块，数据切换模块停止发送数据，并将收到的数据分别依次存储至第一寄存器和第二寄存器，数据处理模块停止转发数据。中断结束后，数据处理模块读取第一和第二寄存器中存储的数据并传输至内存控制器后继续向内存控制器转发数据处理模块输出的数据；内存控制器通过DDR物理层接口将收到的数据写入DDR存储器。
一种基于 fpga ddr 连续存储电路及其实现方法

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