[发明专利]具有基于直通信号的不同字线钩接区的非易失性存储器在审
申请号: | 202280016602.9 | 申请日: | 2022-01-14 |
公开(公告)号: | CN116965166A | 公开(公告)日: | 2023-10-27 |
发明(设计)人: | 邵世谦;外山史晃 | 申请(专利权)人: | 桑迪士克科技有限责任公司 |
主分类号: | H10B41/40 | 分类号: | H10B41/40 |
代理公司: | 北京同立钧成知识产权代理有限公司 11205 | 代理人: | 李国祥;臧建明 |
地址: | 美国德*** | 国省代码: | 暂无信息 |
权利要求书: | 暂无信息 | 说明书: | 暂无信息 |
摘要: | 为了克服用于将字线开关晶体管连接到对应字线的水平金属线以及用于直通信号线的面积的不足,提出了实现针对字线钩接区的多种架构。例如,管芯的一些区域将被设计为提供额外的水平金属线以将字线开关晶体管连接到字线,并且该管芯的其他区域将被设计为提供额外的直通信号线。 | ||
搜索关键词: | 具有 基于 直通 信号 不同 字线钩接区 非易失性存储器 | ||
【主权项】:
暂无信息
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于桑迪士克科技有限责任公司,未经桑迪士克科技有限责任公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/202280016602.9/,转载请声明来源钻瓜专利网。
- 同类专利
- 具有基于直通信号的不同字线钩接区的非易失性存储器-202280016602.9
- 邵世谦;外山史晃 - 桑迪士克科技有限责任公司
- 2022-01-14 - 2023-10-27 - H10B41/40
- 为了克服用于将字线开关晶体管连接到对应字线的水平金属线以及用于直通信号线的面积的不足,提出了实现针对字线钩接区的多种架构。例如,管芯的一些区域将被设计为提供额外的水平金属线以将字线开关晶体管连接到字线,并且该管芯的其他区域将被设计为提供额外的直通信号线。
- 具有双层周边电路的三维存储器阵列及其形成方法-202280017701.9
- 水谷祐树;外山史晃;东谷政昭 - 桑迪士克科技有限责任公司
- 2022-01-06 - 2023-10-20 - H10B41/40
- 一种接合组件包括接合到逻辑管芯的存储器管芯。该存储器管芯包括:三维存储器阵列,该三维存储器阵列位于存储器侧衬底上;存储器侧介电材料层,该存储器侧介电材料层位于该三维存储器阵列上且嵌入存储器侧金属互连结构和存储器侧接合垫;背侧周边电路,该背侧周边电路位于该存储器侧衬底的背侧表面上;和背侧介电材料层,该背侧介电材料层位于该存储器侧衬底的背侧上且嵌入背侧金属互连结构。该逻辑管芯包括:逻辑侧周边电路,该逻辑侧周边电路位于逻辑侧衬底上;和逻辑侧介电材料层,该逻辑侧介电材料层位于该逻辑侧衬底与该存储器管芯之间且嵌入逻辑侧金属互连结构和接合到该存储器侧接合垫中的相应一个存储器侧接合垫的逻辑侧接合垫。
- 具有三维晶体管的存储器外围电路及其形成方法-202180002878.7
- 陈亮;孙超;刘威;许文山;田武;江宁;薛磊 - 长江存储科技有限责任公司
- 2021-06-30 - 2023-10-20 - H10B41/40
- 在某些方面,一种存储装置包括存储单元阵列;多条字线,耦接到存储单元阵列;以及多个外围电路,耦接到存储单元阵列且被配置为控制存储单元阵列。多个外围电路中的第一外围电路包括通过多条字线中的至少一条耦接到存储单元阵列的第一三维(3D)晶体管。第一3D晶体管包括3D半导体主体和与3D半导体主体的多个侧面接触的栅极结构。栅极结构包括栅极电介质和栅电极。
- 具有池式电容器的非易失性存储器-201980006266.8
- M.邓加;J.凯;V.P.拉马钱德拉;P.戴克;L.林;东谷政昭 - 桑迪士克科技有限责任公司
- 2019-05-24 - 2023-09-26 - H10B41/40
- 一种非易失性存储设备包括非易失性存储器结构和I/O接口。存储器裸片的一部分用作用于所述I/O接口的池式电容器。
- 半导体存储装置及其制作工艺-202310896188.1
- 颜逸飞;赖惠先 - 福建省晋华集成电路有限公司
- 2021-06-24 - 2023-09-22 - H10B41/40
- 本公开了一种半导体存储装置及其制作工艺,包括衬底、有源结构、浅沟渠隔离、以及多条字线。有源结构设置在衬底中,并且还包括第一有源区以及第二有源区。第一有源区包括多个有源区单元彼此平行并且沿着第一方向延伸,第二有源区设置在第一有源区外侧,环绕所有的有源区单元。浅沟渠隔离设置在衬底中,围绕有源结构。字线设置在衬底内,并与有源区单元交错。字线包括第一字线以及第二字线,部分的有源区单元的一端直接接触第二字线,另一端直接接触第二有源区。藉此,可获得较稳定的结构。
- 存储器件的制作方法-202310852264.9
- 王虎;肖浩春;杜怡行;衣云鸽;焦佳晖;顾林 - 华虹半导体(无锡)有限公司
- 2023-07-12 - 2023-09-19 - H10B41/40
- 公开了一种存储器件的制作方法,包括:在第一区域形成元胞器件的浮栅和控制栅,第一区域的衬底中形成有第一LDD区;在第二区域形成第一栅极和第二栅极,第一栅极是第一类逻辑器件的栅极,第二栅极是第二类逻辑器件的栅极;在第一栅极周侧的衬底中形成第二LDD区;在第一区域形成元胞器件的源区;在第二栅极周侧的衬底中形成第三LDD区;在元胞器件的周侧形成第一侧墙,在第一栅极和第二栅极的周侧形成第二侧墙;形成元胞器件的漏区;在第三区域形成第三栅极,第三栅极是第三类逻辑器件的栅极;在第三栅极周侧的衬底中形成第四LDD区;在第三栅极的周侧形成第三侧墙。本申请通过对不同电压的逻辑器件的栅极分开刻蚀形成,避免了多余的热处理造成的影响。
- 半导体存储器件和包括该半导体存储器件的电子系统-202310246521.4
- 全祐用;金恩知;金志泳;崔茂林 - 三星电子株式会社
- 2023-03-10 - 2023-09-12 - H10B41/40
- 一种半导体存储器件,包括:外围电路结构,包括外围电路和第一接合焊盘,第一接合焊盘连接到外围电路;外围电路结构上的单元结构,单元结构包括接合到第一接合焊盘的第二接合焊盘;以及单元结构上的焊盘结构。单元结构包括具有第一面以及与第一面相对的第二面的单元衬底、延伸穿过单元衬底并连接到电极层的第一接触插塞、以及延伸穿过单元衬底并连接到单元衬底的第二接触插塞。第一接触插塞和第二接触插塞中的每一个连接到焊盘结构,并且旁路过孔在第二面上与焊盘结构接触。
- 形成微电子装置的方法及相关微电子装置、存储器装置及电子系统-202180085079.0
- 罗双强;J·D·霍普金斯;徐丽芳;N·M·洛梅利;I·V·恰雷;K·W·汤;王世聪 - 美光科技公司
- 2021-12-08 - 2023-08-25 - H10B41/40
- 一种微电子装置包括堆叠结构,所述堆叠结构包括以层级布置的导电材料及绝缘材料的竖直交替序列。堆叠结构具有通过第一电介质槽结构彼此分离的块。所述块中的每一者包括:两个顶区;体育场结构,其在第一水平方向上插入于两个顶区之间且包括各自具有包括所述堆叠结构的层级的边缘的梯级的相对阶梯结构;及两个桥区,其在正交于所述第一水平方向的第二水平方向上与体育场结构的相对侧相邻且具有与所述两个顶区的上表面基本上共面的上表面。至少一个第二电介质槽结构在第一水平方向上在体育场结构的水平边界内且部分竖直延伸穿过两个桥区中的每一者且使两个桥区中的每一者分段。还描述存储器装置、电子系统及形成微电子装置的方法。
- 闪存器件的制造方法-202310626327.9
- 张连宝 - 上海华虹宏力半导体制造有限公司
- 2023-05-31 - 2023-08-08 - H10B41/40
- 本发明提供了一种闪存器件的制造方法,在衬底上依次形成浮栅层、层间介质层、控制栅层和具有开口的硬掩膜层;在所述开口的侧壁上形成第一侧墙,去除所述开口暴露的控制栅层及其下方的层间介质层;在所述开口的侧壁上形成第二侧墙,去除所述开口底部的浮栅层,以暴露所述开口下方的衬底;在所述开口内形成字线;去除所述硬掩模层,回刻所述第一侧墙,以减小所述第一侧墙的宽度;去除暴露的控制栅层及其下方的层间介质层和浮栅层,以形成控制栅和浮栅。本发明通过减小第一侧墙的宽度增大了浮栅和控制栅与后续形成的电连接件之间的距离,从而减小或避免浮栅和控制栅与电连接件之间发生击穿,提高了闪存器件的耐压性能。
- 嵌入式闪存的形成方法-202310634101.3
- 于涛 - 上海华虹宏力半导体制造有限公司
- 2023-05-31 - 2023-08-08 - H10B41/40
- 本发明提供了一种嵌入式闪存的形成方法,包括:提供衬底,分为闪存区和闪存区外围的逻辑区;在衬底的表面形成一层隧穿氧化层;在闪存区的隧穿氧化层上形成闪存结构,闪存结构包括栅堆叠结构、图案化的牺牲层、侧墙、字线栅和保护层;在保护层、图案化的牺牲层的表面和逻辑区的隧穿氧化层的表面形成多晶硅层,刻蚀多晶硅层,以形成位于逻辑区的隧穿氧化层的表面的多晶硅栅,浮栅层、介质层和控制栅层的厚度之和与多晶硅栅的厚度相同;去除图案化的牺牲层;刻蚀控制栅层、介质层和浮栅层的同时,刻蚀多晶硅栅,将多晶硅栅沿着多晶硅栅的径向分为若干段。本发明减少了工艺步骤;减小了相邻的栅极线尾之间的距离;防止了栅极线尾受到圆角的影响。
- 闪存存储器及其制造方法-202211512034.X
- 朱景润;孙文建 - 上海华虹宏力半导体制造有限公司;华虹半导体(无锡)有限公司
- 2022-11-29 - 2023-05-12 - H10B41/40
- 本发明提供一种闪存存储器及其制造方法,由于在控制栅层和第二氧化层形成第一开口的侧壁上形成第一隔绝层,并使第一隔绝层覆盖尖角,且在位于第二氧化层下方的氮化层和第一氧化层的侧壁,以及第一隔绝层的侧壁上形成第二隔绝层。如此则能够避免形成的第二隔绝层在对应于尖角的部分断裂,以增大最终形成的闪存存储器的控制栅层和字线之间的击穿电压,进而以提升最终形成的闪存存储器的性能。
- 具有垂直晶体管的存储器器件及其形成方法-202180003353.5
- 朱宏斌;刘威;王言虹 - 长江存储科技有限责任公司
- 2021-08-31 - 2023-05-09 - H10B41/40
- 在某些方面中,一种三维(3D)存储器器件包括第一半导体结构、第二半导体结构以及在第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括存储器单元阵列和耦合到存储器单元并且各自在垂直于第一方向的第二方向上延伸的多条位线。存储器单元中的每一个存储器单元包括在第一方向上延伸的垂直晶体管和耦合到垂直晶体管的存储单元。垂直晶体管包括在第一方向上延伸的半导体主体,以及与半导体主体的所有侧面接触的栅极结构。位线中的相应一条位线和相应存储单元在第一方向上耦合到存储器单元中的每一个存储器单元的相对端部。存储器单元阵列经过键合界面耦合到外围电路。
- 半导体存储设备及其制造方法及包括存储设备的电子设备-201810992029.0
- 朱慧珑 - 中国科学院微电子研究所
- 2018-08-28 - 2023-05-02 - H10B41/40
- 公开了一种半导体存储设备及其制造方法及包括该存储设备的电子设备。根据实施例,半导体存储设备可以包括:衬底;在衬底上按行和列排列的存储单元的阵列,各存储单元包括具有上、下源/漏区和沟道区的竖直柱状有源区以及绕沟道区外周形成的栅堆叠;在衬底上形成的分别位于相应存储单元列下方且与相应列中各存储单元下端的源/漏区电连接的多条位线;以及在衬底上形成的分别沿行的方向延伸且与相应存储单元行中各存储单元的栅堆叠电连接的多条字线,各条字线分别包括沿相应存储单元行中的存储单元的外周延伸的第一部分以及在各第一部分之间延伸的第二部分,其中,字线的第一部分与相应存储单元的至少上端源/漏区的至少部分侧壁实质上共形地延伸。
- 存储器装置及其制造方法-202210491049.6
- 金在泽;郑蕙英 - 爱思开海力士有限公司
- 2022-05-07 - 2023-03-28 - H10B41/40
- 公开了存储器装置及其制造方法。一种存储器装置包括:源极层,在源极层上限定有单元区和外围电路区;存储块,其在单元区中形成于源极层上;狭缝,其形成于存储块之间。存储器装置还包括电阻器,其在外围电路区中形成于源极层中;接触件,其形成于电阻器上;以及金属线,其形成于接触件上并连接至外围电路。
- 半导体结构及其制造方法-202010043370.9
- 南昌铉;吕寅准 - 夏泰鑫半导体(青岛)有限公司
- 2020-01-15 - 2023-03-24 - H10B41/40
- 一种半导体结构,其包括基板,位线堆叠特征和位线间隔部件。基板具有在其上限定的单元区域和外围区域。位线叠层结构形成在单元区域中的有源区域上,其包括:缓冲衬层,其横截面具有向上开口的U形轮廓并限定了内表面;位线导体,布置在U形轮廓中的内表面上;帽盖层,在位线导体上形成。位线间隔部件覆盖位线堆叠特征的侧壁表面。
- 半导体器件-202210862332.5
- 金昶泛;金成勋 - 三星电子株式会社
- 2022-07-21 - 2023-02-17 - H10B41/40
- 一种半导体器件包括单元区域和外围电路区域。单元区域包括:堆叠在衬底上的栅电极层;沿第一方向延伸、延伸穿过栅电极层并连接到衬底的沟道结构;以及沿第二方向延伸并在栅电极层上方连接到沟道结构的位线。外围电路区域包括连接到位线的页缓冲器。每个页缓冲器包括第一元件和第二元件,第一元件和第二元件在第二方向上彼此相邻并且在第二方向上共享在第一元件的第一栅极结构和第二元件的第二栅极结构之间的公共有源区域。公共有源区域的边界包括沿与第二方向形成0度和90度之间的角度的倾斜方向延伸的倾斜边界。
- 专利分类