[发明专利]半导体集成电路、存储装置和错误纠正方法在审
| 申请号： | 201910316896.7 | 申请日： | 2019-04-19 |
| 公开（公告）号： | CN110401457A | 公开（公告）日： | 2019-11-01 |
| 发明（设计）人： | 坂东和彦;宫崎聪司 | 申请（专利权）人： | 拉碧斯半导体株式会社 |
| 主分类号： | H03M13/29 | 分类号： | H03M13/29 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 王岳;闫小龙 |
| 地址： | 日本神奈*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明涉及半导体集成电路、存储装置和错误纠正方法。提供能够对超出错误纠正电路的纠正能力的位数的错误进行纠正的半导体集成电路。是一种半导体集成电路，进行来自对由数据部分和奇偶校验位构成的数据进行存储的存储器的数据的读出和数据的错误纠正，所述半导体集成电路包括：存储器控制器，从存储器读出数据；以及错误纠正控制器，具有有规定位数的纠正能力的错误纠正电路，进行读出的数据的错误纠正。错误纠正控制器对读出的数据进行利用错误纠正电路的错误纠正，基于错误纠正后的数据的数据部分和奇偶校验位来判定是否纠正了数据所包括的错误的全部，在判定为未纠正错误的全部的情况下，使数据的各位的数据值依次反转来执行利用错误纠正电路的错误纠正。 | ||
| 搜索关键词： | 错误纠正 半导体集成电路 错误纠正电路 纠正 读出 奇偶校验位 存储装置 控制器 判定 存储器读出数据 存储器控制器 存储器 存储 | ||
【主权项】：
1.一种半导体集成电路，连接于对由数据部分和与该数据部分对应的奇偶校验位构成的数据进行存储的存储器，进行来自所述存储器的所述数据的读出和所述数据的错误纠正，所述半导体集成电路的特征在于，包括：存储器控制器，从所述存储器读出所述数据；以及错误纠正控制器，具有有规定位数的纠正能力的错误纠正电路，进行从所述存储器读出的所述数据的错误纠正，所述错误纠正控制器对从所述存储器读出的所述数据进行利用所述错误纠正电路的错误纠正，基于错误纠正后的所述数据的所述数据部分和所述奇偶校验位来判定是否纠正了所述数据所包括的错误的全部，在判定为未纠正所述数据所包括的错误的全部的情况下，使所述数据的各位的数据值依次反转来执行利用所述错误纠正电路的错误纠正。
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，先在第一个矩阵
的下方添加一个参与编码的全零矩阵，接着用分量码对剩余矩阵进行编码，编码的同时产生校验位矩阵，再将分组内最后一个矩阵与第一个矩阵编码完成首尾的衔接，最后用得到的校验位矩阵替代
内补充的全零矩阵，完成编码。有益效果为：码通过采用这种新型的编码方案，新型的咬尾阶梯码有了分组码的特性，组与组之间的编码过程相互独立，且组内每一个矩阵内的信息依旧被包含在两个分量码之中，保证了纠错的性能。
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- 2012-12-05 - 2017-07-21 - H03M13/29
- 本发明实施例提供一种译码处理方法及译码器，该方法包括接收译码解调器发送的对数似然比序列；对所述对数似然比序列进行预译码，得到至少两列后验概率对数似然比序列；对所述至少两列后验概率对数似然比序列进行译码，获得译码结果，本发明实施例提供的译码处理方法及译码器，能够提高译码的性能增益。
- 用于小型化通信系统的Turbo码编译码芯片-201611144967.2
- 操炜鼎;陈永良;陈尔钐;毕文婷;杨楠 - 中国电子科技集团公司第二十研究所
- 2016-12-13 - 2017-05-31 - H03M13/29
- 本发明提供了一种用于小型化通信系统的Turbo码编译码芯片，编码时中频数字信号输入Turbo码编码模块的输入缓冲存储器，由编码控制电路读取数据进行编码，输出数据给汉明码编码模块完成汉明码编码；译码时，中频数字信号输入汉明码译码模块完成汉明码译码，再输出给Turbo码译码模块的缓冲存储器，由多路选择器根据不同延迟模式控制数据写入不同的RAM，由译码控制电路控制分量译码器A、分量译码器B完成Turbo码译码迭代，直至译码结果满足误码率要求，译码中间数据存储在译码归一化存储器阵列中。本发明实现了Turbo码编码器和译码器的集成，降低了算法复杂度，减少了编译码器的输入管脚和存储器数目，减小了存储器面积，易于芯片化实现，减小了实现功耗。
- 一种基于扩展汉明码的二维乘积码编码装置及编码方法-201510073415.6
- 张萌;李保申;李红;郭仲亚;黄成;田茜 - 东南大学
- 2015-02-11 - 2017-05-24 - H03M13/29
- 本发明公开了一种基于扩展汉明码的二维乘积码编码装置及编码方法。该编码装置包括信息输入缓存模块、编码信息存储电路模块、子码编码逻辑电路模块、编码控制电路模块，子码编码逻辑电路模块包括可重构行码编码运算电路和可重构列码编码运算电路。该装置通过采用寄存器组进行信息存储，再利用编码运算电路模块进行二维乘积编码，同时通过编码控制电路模块对每个时序进行控制使得行、列编码同步进行以及在编码信息输出的同时进行双重校验位的生成，大大降低了编码延时，提高编码电路的吞吐率。
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